ロックステップ（コンピューティング）

ロックステップシステムは、同じ一連の操作を同時に並行して実行するフォールトトレラントなコンピュータシステムです。^[1]冗長性（重複）により、エラー検出とエラー修正が可能になります。ロックステップ操作からの出力を比較して、少なくとも2つのシステム（デュアルモジュラー冗長性DMR）がある場合は障害があったかどうかを判断でき、少なくとも3つのシステム（トリプルモジュラー冗長性TMR）がある場合は、多数決によりエラーを自動的に修正できます。「ロックステップ」という用語は、軍隊での使用法に由来し、行進者が物理的に可能な限り接近して歩く同期歩行を指します。

同期して動作するために、各システムは、明確に定義された 1 つの状態から次の明確に定義された状態に進むように設定されます。新しい入力セットがシステムに到達すると、システムはそれを処理し、新しい出力を生成して状態を更新します。この一連の変更 (新しい入力、新しい出力、新しい状態) は、そのステップを定義するものと見なされ、アトミック トランザクションとして扱う必要があります。つまり、すべてが発生するか、まったく発生しないかのどちらかであり、その中間は発生しません。システム間に時間シフト (遅延) が設定される場合もあります。これにより、外部の影響 (電圧スパイク、電離放射線、またはその場での リバース エンジニアリングなど) によって引き起こされるエラーの検出確率が高まります。

Intel を含む一部のベンダーは、キャッシュ ラインが2 つのメモリ チャネルに分散されるマルチチャネルメモリ レイアウトを表すためにロックステップ メモリという用語を使用しています。つまり、キャッシュ ラインの半分は最初のチャネルのDIMMに格納され、残りの半分は 2 番目のチャネルの DIMM に格納されます。ロックステップ レイアウトで2 つのECC対応 DIMMの単一エラー訂正機能と二重エラー検出(SECDED) 機能を組み合わせることで、単一デバイス データ訂正(SDDC) の性質を二重デバイス データ訂正(DDDC)に拡張し、単一のメモリ チップの障害に対する保護を提供できます。^{[2] [3] [4] [5]}

Intelのロックステップメモリ​​レイアウトの欠点は、RAMの有効使用可能量の減少（トリプルチャネルメモリレイアウトの場合、メモリの最大量は物理的に利用可能な最大値の3分の1に減少する）とメモリサブシステムのパフォーマンスの低下である。^{[2] [4]}

コンピューティング システムが重複していても、両方が各ステップをアクティブに処理する場合、ステップの終了時に出力が異なると、それらの間で調停を行うことは困難です。このため、DMR システムは、ロックステップではなく、スレーブをマスターの「ホット スタンバイ」として「マスター/スレーブ」構成で実行するのが一般的です。スレーブ ユニットが各ステップをアクティブに処理することに利点がないため、マスターが各ステップの処理の終了時にその状態をスレーブにコピーするのが一般的な方法です。マスターがどこかの時点で障害を起こした場合、スレーブは前の正常なステップから続行する準備ができています。

ロックステップまたは DMR アプローチは、マスターのエラーを検出する何らかの手段と組み合わせると、マスターのハードウェア障害に対する冗長性を提供できますが、ソフトウェア エラーに対する保護は提供されません。ソフトウェア エラーが原因でマスターに障害が発生した場合、スレーブは、失敗したステップの実行を繰り返そうとする際に、同じエラーを繰り返し、同じように失敗する可能性が非常に高くなります。これは、共通モード障害の一例です。

コンピューティング システムを 3 重にすると、それらを「投票」システムとして扱うことが可能になります。1 つのユニットの出力が他の 2 つの出力と一致しない場合、そのユニットは失敗したと検出されます。他の 2 つのユニットからの一致する出力は正しいと扱われます。

• マスターチェッカー
• NonStop (サーバーコンピュータ)
• ストラタスVOS
• VAXft

• Dell PowerEdge サーバのメモリ信頼性、可用性、保守性機能の有効化、2005
• Chipkill の正しいメモリアーキテクチャ、2000 年 8 月、David Locklear 著