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65 nmプロセスは、ボリュームCMOS（MOSFET）半導体製造に使用される高度なリソグラフィ ノードです。公称65 nmプロセスでは、印刷された線幅（つまりトランジスタゲート長）は25 nmまで狭くなりますが 、2つの線間のピッチは130 nmを超える場合があります。[1]
プロセスノード
比較すると、細胞リボソームは端から端まで約 20 nm です。バルクシリコンの結晶の格子定数は 0.543 nmなので、このようなトランジスタの幅は原子 100個程度になります。2007 年 9 月までに、Intel、AMD、IBM、UMC、Charteredも 65 nm チップを生産していました。
特徴サイズは 65 nm 以下で描画される場合もありますが、リソグラフィーに使用される光の波長は 193 nm と 248 nm です。波長以下の特徴の作製には、光近接効果補正や位相シフト マスクなどの特殊なイメージング技術が必要です。これらの技術のコストは、波長以下の半導体製品の製造コストに大きく影響し、技術ノードが進歩するたびにコストは飛躍的に増加します。さらに、これらのコストは、最小ピッチで印刷する必要があるマスク層の数の増加と、最先端の技術で非常に多くの層を印刷することによる歩留まりの低下によって増大します。新しい集積回路設計の場合、これは試作と製造のコストに影響します。
ゲートの厚さも重要な寸法ですが、わずか 1.2 nm まで薄くなっています (Intel)。トランジスタの「スイッチ」部分を絶縁しているのはほんの数個の原子で、電荷がそこを流れます。この望ましくないリークは、量子トンネル効果によって発生します。リークによる電力消費が法外に高 κゲート誘電体の新しい化学反応を、基板バイアスや複数のしきい値電圧などの既存の技術と組み合わせることで、リークを防ぐ必要があります。
2002 年、2004 年、2005 年にインテルが発表したIEDM論文では、トランジスタのサイズはもはや他のフィーチャの寸法に合わせてスケーリングできないという業界の傾向が示されています (ゲート幅は 90 nm から 65 nm のテクノロジに移行しても 220 nm から 210 nm にしか変わりません)。ただし、相互接続(金属とポリのピッチ) は縮小し続けているため、チップ面積とチップ コストが削減され、トランジスタ間の距離も短くなり、以前のノードと比較してより複雑で高性能なデバイスが実現しています。インテルの 65nm プロセスでは、トランジスタ密度は 1 平方ミリメートルあたり 208 万トランジスタ (MTr/mm2) です。[2]
例: 富士通 65 nm プロセス
- ゲート長: 30 nm (高性能) ～ 50 nm (低消費電力)
- コア電圧: 1.0 V
- 11ナノクラスタシリカを超低誘電率誘電体（κ=2.25）として使用したCu配線層
- 金属1ピッチ: 180 nm
- ニッケルシリサイドソース/ドレイン
- ゲート酸化膜の厚さ: 1.9 nm (n)、2.1 nm (p)
実際には、このプロセスには 2 つのバージョンがあります。高性能に重点を置いた CS200 と、低電力に重点を置いた CS200A です。
[3] [4]
65nm製造技術を採用したプロセッサ
- ソニー/東芝EE + GS ( PStwo ) [5] - 2005
- インテル コア– 2006-01-05
- Intel Pentium 4 (Cedar Mill) – 2006-01-16
- Intel Pentium D 900 シリーズ – 2006-01-16
- Intel Xeon (ソサマン) – 2006-03-14
- Intel Celeron D (Cedar Mill コア) – 2006-05-28
- インテルCore 2 – 2006-07-27
- AMD Athlon 64シリーズ (Lima 以降) – 2007-02-20
- AMD Turion 64 X2シリーズ (Tyler 以降) – 2007-05-07
- NVIDIA GeForce 8800GT GPU – 2007-10-29
- ソニー/東芝/IBMセル(プレイステーション 3 ) (更新) – 2007-10-30
- サンUltraSPARC T2 – 2007–10
- AMD Phenomシリーズ
- IBMのz10
- IBM 「Loki」 Xbox 360 プロセッサ - 2007
- TI OMAP 3ファミリー[6] – 2008-02
- VIA ナノ– 2008-05
- AMD Turion Ultra – 2008-06 [7]
- ロンソン– 2009
- ニコンエクスピード 2 – 2010
- MCSTエルブルス4C – 2014 [8]
- SRISA 1890VM9Ya – 2016 [9]
参考文献
- ^ 2006 業界ロードマップ Archived September 27, 2007, at the Wayback Machine、表 40a。
- ^ 「Intel の 10nm Cannon Lake と Core i3-8121U の徹底レビュー」。
- ^ 「富士通、先進的なサーバー、モバイル アプリケーション向けに世界トップクラスの 65 ナノメートル プロセス テクノロジーを発表」。富士通(プレス リリース)。カリフォルニア州サニーベール。2005 年 9 月 20 日。2011 年 9 月 27 日時点のオリジナルよりアーカイブ。2008年8 月 10 日閲覧。
- ^ Kim, Paul (2006 年 2 月 7 日). 65nm CMOS プロセス テクノロジー(PDF) . DesignCon. Fujitsu .
- ^ “ソニー、65nm対応の半導体設備を導入。3年間で2,000億円の投資”. pc.watch.impress.co.jp。 2016年8月13日のオリジナルからアーカイブ。
- ^ 「OMAP 3 マルチメディア アプリケーション プロセッサ ファミリ」(PDF)。Texas Instruments。2007 年、p. 1。
- ^ Gruener, Wolfgang (2007 年 5 月 3 日). 「AMD が 65 nm Turion X2 プロセッサを準備」. TG Daily . 2007 年 9 月 13 日時点のオリジナルよりアーカイブ。2008 年3 月 4 日閲覧。
- ^ 「マイクロプロセッサ Elbrus-4C」。
- ^ “ФГУ ФНЦ НИИСИ РАН: Разработка СБИС”.
出典
- 「Intel、65nmでPrescottのリークを75%削減」 The Register、2004年8月31日。 2007年8月25日閲覧。
- 「Yonah」コア Pentium M のエンジニアリング サンプル、IDF 2005 年春、ExtremeTech
- 「AMD の 65 ナノ シリコン、準備完了」。The Inquirer。2005 年 9 月 2 日。2005 年 11 月 25 日時点のオリジナルよりアーカイブ。2007年8 月 25 日閲覧。
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