2nmプロセス

半導体製造において、2 nm プロセスは、 3 nm プロセスノードに続くMOSFET (金属酸化物半導体電界効果トランジスタ)ダイの縮小です。

「2ナノメートル」、あるいは「20オングストローム」（インテルが使用する用語）という用語は、トランジスタの実際の物理的特徴（ゲート長、金属ピッチ、ゲートピッチなど）とは何の関係もありません。電気電子技術者協会（IEEE）が発行したデバイスおよびシステムの国際ロードマップの2021年更新に含まれる予測によると、「2.1nmノード範囲ラベル」は、接触ゲートピッチが45ナノメートル、最も狭い金属ピッチが20ナノメートルになると予想されています。^[1]

そのため、2nmは主に半導体業界のマーケティング用語として使用され、以前の3nmノード世代と比較して、トランジスタ密度の向上（小型化の程度の向上）、速度の向上、消費電力の削減という点で、新しい改良世代のチップを指します。^{[2] [3]}

TSMCは2024年7月に2nmプロセスのリスク生産を開始し、2025年後半に量産を開始する予定である[ ^{4] [5]。}サムスンは2025年に生産を開始する予定である^[6]。 インテルは当初2024年に生産を開始すると予測していたが、2nmノードを廃止し、より小さな18オングストローム（18A）ノードを採用した。^[7]

2018年までに、 FinFETの最終的な代替として、多くのトランジスタアーキテクチャが提案されましたが、そのほとんどはGAAFETの概念に基づいていました。^[8]水平および垂直ナノワイヤ、水平ナノシートトランジスタ^{[9] [10]} (Samsung MBCFET、Intel Nanoribbon)、垂直 FET (VFET) およびその他の垂直トランジスタ、^{[11] [12]}相補型 FET (CFET)、スタック型 FET、ナノリング、六角形ワイヤ、正方形ワイヤ、丸線ゲートオールアラウンドトランジスタなどのいくつかの種類の水平ゲートオールアラウンドトランジスタ^[13]および大幅に異なる材料を使用する負性容量 FET (NC-FET)。^[14]

2018年後半、TSMCのマーク・リュー会長は、チップの微細化は3nm、2nmノードまで進むと予測した。^[15]しかし、2019年の時点では、他の半導体専門家は、3nmを超えるノードが実行可能かどうかについては決まっていなかった。 [ ^{16] [更新が必要]} TSMCは2019年に2nmの研究を開始した^[17] —FinFETからGAAFETトランジスタタイプへの移行を期待している。^{[18] [更新が必要]} 2021年7月、TSMCは2nm工場の建設を政府から承認された。 2020年8月、同社は新竹に2nm技術の研究開発ラボの建設を開始し、2021年までに部分的に稼働する予定である。^{[19] [更新が必要]} 2020年9月、TSMCはこれを確認し、需要に応じて台中に生産を設置することもできると述べた。^{[20] [更新が必要]}台湾経済日報（2020年）によると、2023年後半には高収率リスク生産が見込まれていた。^{[21] [22] [更新が必要]}日経新聞によると、同社は当時、2023年までに2nmの生産設備を導入する予定だった。^{[23] [更新が必要]}

インテルの2019年のロードマップでは、2025年と2027年にそれぞれ3nmと2nmのノードに相当するものを予定しており、2019年12月には2029年に1.4nmの生産計画を発表しました。^{[24] [更新が必要]}

2020年末、欧州連合（EU）加盟17カ国は、2nmという小さなプロセスノードの開発やカスタムプロセッサの設計・製造など、半導体産業全体の発展に向けて最大1450億ユーロの資金を割り当てる共同宣言に署名した。^{[25] [26] [更新が必要]}

2021年5月、IBMはゲート長12nmのシリコン層ナノシート3枚を使用して2nm級GAAFETトランジスタを搭載したチップを製造したと発表した。^{[27] [28] [29]}

2021年7月、インテルは2021年以降のプロセスノードロードマップを発表した。同社は2nmプロセスノードを「Intel 20A」と名付けた^[注1]。「A」はオングストロームを指し、0.1ナノメートルに相当する単位である。^[30]同時に、同社は製品名を主要な競合他社の同様の名称に合わせる新しいプロセスノード命名スキームを導入した。^[31]当時、インテルの20Aノードは、FinFETからゲートオールアラウンドトランジスタ（GAAFET）に移行する最初のノードになると予想されており、インテルのバージョンは「RibbonFET」と名付けられていた。^[31] 2021年のロードマップでは、Intel 20Aノードの量産は2024年、Intel 18Aは2025年に予定されていた。^{[30] [31] [更新が必要]}

2021年10月、サムスンファウンドリーフォーラム2021で、サムスンはMBCFET（マルチブリッジチャネルFET、GAAFETのサムスン版）2nmプロセスで2025年に量産を開始すると発表した。^{[32] [更新が必要]}

TSMCは2022年4月、GAAFET N2プロセス技術が2024年末にリスク生産フェーズに入り、2025年に生産フェーズに入ると発表した。^{[4] TSMCは2022年7月、N2プロセス技術が}バックサイド電力供給を特徴とし、N3Eと比較して、等電力で10～15％高い性能、または等性能で20～30％低い電力、20％以上の高いトランジスタ密度を実現すると発表しました。^{[33] [更新が必要]}

2022年7月、サムスンは、同社の以前から計画されていた「2GAP」（2nmゲート・オールラウンド・プロダクション）と呼ばれるプロセス技術に関して、いくつかの情報を開示した。このプロセスは、2025年の量産開始に向けて順調に進んでおり、ナノシートの数は「3GAP」の3枚から4枚に増加すると予測されていた。同社は、2GAP以降に計画されている低抵抗ビア用の「シングルグレイン・メタル」やダイレクトエッチング・メタル相互接続など、メタライゼーションのいくつかの改善に取り組んでいた。^{[34] [更新が必要]}

2022年8月、日本の企業連合が政府の支援を受けて2nmチップの製造を行うRapidusという新ベンチャー企業に資金を提供した。Rapidusは2022年12月にimec ^[35]およびIBM ^{[36]と契約を締結した。 [更新が必要]}

TSMCは2023年4月のテクノロジーシンポジウムで、2nmテクノロジープラットフォームのさらに2つのプロセスを発表しました。「N2P」は裏面からの電力供給を特徴とし、2026年に予定されています。また、「N2X」は高性能アプリケーション向けです。また、高性能標準ライブラリを使用してN2プロセスで製造されたARM Cortex-A715コアは、3-2フィンライブラリを使用してN3Eで製造されたコアと比較して、同じ電力で16.4％高速化し、同じ速度で37.2％の電力を節約し、同じ電圧（0.8V）で約10％高速化し、同時に約20％の電力を節約することが明らかになりました。^[37]

2024年9月、インテルは20Aプロセスノードの開発を中止し、代わりに18Aの開発に注力すると発表した。インテルは、20Aの生産量の増加を避けることで5億ドル以上を節約できると予測した。インテルは、20AプロセスでRibbonFETゲートオールアラウンドアーキテクチャとPowerViaバックサイドパワーデリバリーを実装することに成功し、18Aの開発を加速させたと述べた。インテルのArrow Lakeファミリーのプロセッサは、インテル20Aを使用する予定だったが、代わりに「外部パートナー」からダイを調達し、インテルによってパッケージングされる予定である。^{[7] [38]}

2021年7月、インテルは2025年に18Aの生産を計画していると発表しました。 ^[30]インテルの2022年2月のロードマップでは、18Aはインテル20Aと比較してワットあたりの性能が10%向上すると予想されていたと付け加えられています。^[7] インテルの2024年8月のニュースルームの発表ではさらに、18Aプロセスは2025年上半期に製造準備が整うはずだと示唆されています。^[47]

2021年12月には、垂直ナノシートを備えた垂直トランスポートFET（VTFET）CMOSロジックトランジスタ設計が、45nm未満のゲートピッチで実証されました。^[48]

2022年5月、imecは、現在の2年ごとのノード導入サイクルと2の平方根ノード命名規則を2036年まで延長するプロセス技術ロードマップを発表しました。ロードマップは、TSMCがそれまでに導入する予定の命名スキームに倣って命名されたプロセスノード「A2」（2オングストロームノードを表す）で終わります。^[49]

トランジスタ構造と相互接続の予想される縮小とは別に、imecが予測したイノベーションは次のとおりです。^{[更新が必要]}

• トランジスタアーキテクチャ（フォークシートFET、CFET、原子（2D材料）チャネルを備えたCFET）
• 高NA（0.55）EUVツールの導入。最初の4億ドル規模のツールは2023年にASMLで完成し、最初の量産ツールは2024年にインテルに出荷され設置される予定。^[50]
• 標準セルの高さをさらに削減（最終的には「4」トラック未満）
• 背面電源分配、埋め込み電源レール。
• 新材料（金属化（相互接続）用のルテニウム、グラフェン、原子チャネル用のWS ₂ 単層）
• 新しい製造技術（サブトラクティブメタライゼーション、ダイレクトメタルエッチング）
• 金属間誘電体の比誘電率をさらに低減し、相互接続容量を低減するためのエアギャップ。
• IC 設計の革新 (2.5D チップレット、3D 相互接続)、より高度な EDA ツール。

2022年9月、サムスンは将来の事業目標を発表したが、その時点では2027年までに1.4nmの量産化を目指すことが含まれていた。^[51]

2023年現在、インテル、TSMC、サムスンはすべてCFETトランジスタを実証しています。これらのトランジスタは2つの積層された水平ナノシートトランジスタで構成されており、1つのトランジスタはp型（pFETトランジスタ）で、もう1つのトランジスタはn型（nFETトランジスタ）です。^[52]

• メリット、リック (2018 年 3 月 26 日)、「2nm: 道の終着点?」、www.eetasia.com