背面電力供給

バックサイド電力供給 (BPD)は、電力供給ネットワークをシリコン ウェーハの前面から背面に再配置する高度な半導体技術です。この技術は、集積回路 (IC) の電力効率、パフォーマンス、および設計の柔軟性 を向上させることを目的としています。

従来、電源と信号の相互接続は両方ともシリコン ウェーハの前面に配置されていました。BPD は、電力供給相互接続をウェーハの裏面に配置することでこれらの機能を分離し、前面の信号相互接続により多くのスペースを確保します。この分離により、電力整合性が向上し、信号干渉が低減し、パフォーマンスが向上します。

IntelはPowerViaテクノロジーによりBPDの先駆者であり、 2024年に20Aプロセスノードで導入される予定です。PowerViaは、動作周波数の6%向上、電力損失の30%削減、密度の向上によるよりコンパクトな設計など、大きな利点を実証しています。^[1]

PowerVia では、シリコン ウェーハの前面にトランジスタを構築し、裏面に電源配線を配線します。このプロセスでは、電源配線をトランジスタに接続するために、深く狭いシリコン貫通ビア(TSV) を掘削する必要があります。Intel は、これらの TSV がチップの信頼性や熱管理を損なわない方法を開発しました。^[1] Intel の Blue Sky Creek テスト チップは、このアプローチの利点を実証し、90% を超えるセル使用率と潜在的なコスト削減を示しました。^[2]

台湾セミコンダクター・マニュファクチャリング・カンパニー（TSMC）はBPDを検討しており、当初はN2Pプロセスノードに導入する予定でした。しかし、TSMCはコストと複雑さを考慮してBPDの導入を延期することを決定しました。代わりに、柔軟なセル設計によりパフォーマンス、電力、面積（PPA）をさらに最適化できるNanoFlexテクノロジーなど、他の機能強化に注力する予定です。^[3]

TSMCのA16プロセスノードは2025年にデビューする予定で、Super PowerRailアーキテクチャとナノシートトランジスタを統合しています。この組み合わせは、計算効率を高め、エネルギー消費を削減することを目的としています。A16プロセスは、IRドロップを軽減し、電力分配を簡素化し、よりタイトなチップパッケージングを可能にするように設計されています。TSMCは、A16はN2Pノードと比較して10％高いクロック速度または15％から20％の消費電力削減を達成できると主張しており、チップ密度も最大10％増加します。^[2]

BPDは、電源供給ネットワークを裏面に移動することで、トランジスタの電圧降下を低減します。これは、電源相互接続を大きくして抵抗を少なくできるため、より安定した電源供給が可能になるためです。この安定性により、トランジスタはより高い周波数で動作し、パフォーマンス低下のリスクが低くなります。^[1]

電源配線の再配置により、フロントサイドの信号配線スペースが広くなりました。これにより混雑と寄生容量が軽減され、より高速で効率的な信号伝送が可能になります。信号混雑の軽減により、ロジックセルをより高密度にパッキングできるようになり、チップのパフォーマンスと効率がさらに向上します。^[1]

BPDは熱管理に新たな課題と機会をもたらします。電源相互接続の再配置は熱密度の上昇につながる可能性があり、革新的な冷却ソリューションが必要になります。しかし、より効率的な放熱経路も可能になり、適切に管理すれば全体的な熱性能が向上する可能性があります。^[4]

BPD を実装するには、従来の設計手法に大きな変更が必要です。エンジニアは、電源の裏面配線を考慮した新しい設計ルールとツールに適応する必要があります。これには、IC の信頼性とパフォーマンスに影響を与える可能性がある熱管理と機械的ストレスに適切に対処することが含まれます。^[4]

BPD対応チップを作成するプロセスには、TSVの作成や両面に相互接続されたウェハの取り扱いなどの追加ステップが含まれます。これらのステップにより製造コストが増加する可能性がありますが、Intelなどの企業はチップ設計プロセスの他の側面を最適化することでこれらのコストを相殺する方法を開発しました。^[1]

Intelは、今後のプロセスノードでBPDをRibbonFETトランジスタに統合し、2024年前半の生産開始を目標としています。TSMCは、コストと複雑さのためN2PノードでのBPDの導入を遅らせていますが、2025年までにA16ノードで導入する予定です。Samsungは、ウェーハ面積の消費量削減と電力伝送の改善に重点を置き、2027年までに1.4ナノメートルプロセスにBPDを適用することを目指しています。