マイクロアーキテクチャ

電子工学、コンピュータサイエンス、コンピュータエンジニアリングにおいて、マイクロアーキテクチャ（コンピュータ構成とも呼ばれ、 μarchまたはuarchと略されることもある）とは、特定のプロセッサに特定の命令セットアーキテクチャ（ISA）を実装する方法である。^[1]特定のISAは、異なるマイクロアーキテクチャで実装されることがある。^{[2] [3]}実装は、特定の設計の異なる目標や技術の変化により変化することがある。^[4]

コンピュータ アーキテクチャは、マイクロアーキテクチャと命令セット アーキテクチャの組み合わせです。

ISAは、アセンブリ言語プログラマーやコンパイラー作成者から見たプロセッサのプログラミング モデルとほぼ同じです。ISA には、命令、実行モデル、プロセッサ レジスタ、アドレスおよびデータ形式などが含まれます。マイクロアーキテクチャーには、プロセッサの構成要素と、これらが相互接続して ISA を実装する方法が含まれます。

マシンのマイクロアーキテクチャは通常、マシンのさまざまなマイクロアーキテクチャ要素の相互接続を説明する（多かれ少なかれ詳細な）図として表されます。マイクロアーキテクチャ要素には、単一のゲートやレジスタから、完全な算術論理ユニット（ALU）やさらに大きな要素まで、さまざまなものがあります。これらの図は通常、データパス（データが配置される場所）と制御パス（データを操縦すると言える）を分離します。 ^[5]

システムを設計する人は、通常、特定のマイクロアーキテクチャを一種のデータフロー図として描きます。ブロック図と同様に、マイクロアーキテクチャ図では、算術論理演算装置やレジスタファイルなどのマイクロアーキテクチャ要素が単一の回路図記号として示されます。通常、図では、矢印、太線、細線でそれらの要素を接続して、3 ステート バス (バスを駆動するデバイスごとに3 ステート バッファが必要)、単方向バス(常に単一のソースによって駆動され、より単純なコンピュータのアドレス バスが常にメモリアドレス レジスタによって駆動される方法など)、および個別の制御ラインを区別します。非常に単純なコンピュータのデータ バス構成は 1 つ、つまり 1 つの3 ステート バス です。より複雑なコンピュータの図では通常、複数の 3 ステート バスが示され、マシンが同時により多くの操作を実行できるようにします。

各マイクロアーキテクチャ要素は、それを実装するために使用されるロジックゲートの相互接続を説明する回路図で表されます。各ロジックゲートは、特定のロジックファミリでそれを実装するために使用されるトランジスタの接続を説明する回路図で表されます。異なるマイクロアーキテクチャを持つマシンは同じ命令セットアーキテクチャを持つ場合があり、同じプログラムを実行できます。新しいマイクロアーキテクチャや回路ソリューション、および半導体製造の進歩により、新しい世代のプロセッサは同じ ISA を使用しながらより高いパフォーマンスを実現できます。

原理的には、単一のマイクロアーキテクチャで、マイクロコードにわずかな変更を加えるだけで、複数の異なる ISA を実行できます。

パイプライン化された データパスは、今日のマイクロアーキテクチャで最も一般的に使用されているデータパス設計です。この手法は、ほとんどの最新のマイクロプロセッサ、マイクロコントローラ、およびDSPで使用されています。パイプライン化されたアーキテクチャでは、組み立てラインのように、複数の命令を実行時に重複させることができます。パイプラインには、マイクロアーキテクチャ設計の基本となるいくつかの異なるステージが含まれています。 ^[5]これらのステージには、命令フェッチ、命令デコード、実行、およびライトバックが含まれます。一部のアーキテクチャには、メモリアクセスなどの他のステージが含まれます。パイプラインの設計は、マイクロアーキテクチャの中心的なタスクの 1 つです。

実行ユニットもマイクロアーキテクチャに不可欠です。実行ユニットには、算術論理ユニット(ALU)、浮動小数点ユニット(FPU)、ロード/ストア ユニット、分岐予測、およびSIMDが含まれます。これらのユニットは、プロセッサの操作または計算を実行します。実行ユニットの数、そのレイテンシとスループットの選択は、マイクロアーキテクチャ設計の中心的なタスクです。システム内のメモリのサイズ、レイテンシ、スループット、および接続性も、マイクロアーキテクチャの決定事項です。

メモリ コントローラなどの周辺機器を含めるかどうかなどのシステム レベルの設計決定は、マイクロアーキテクチャ設計プロセスの一部と見なすことができます。これには、これらの周辺機器のパフォーマンス レベルと接続性に関する決定が含まれます。

特定のパフォーマンス レベルを達成することが主な目標であるアーキテクチャ設計とは異なり、マイクロアーキテクチャ設計では他の制約に細心の注意を払います。マイクロアーキテクチャ設計の決定はシステムに組み込まれるものに直接影響するため、チップ面積/コスト、消費電力、ロジックの複雑さ、接続の容易さ、製造可能性、デバッグの容易さ、テスト可能性などの問題に注意を払う必要があります。

プログラムを実行するには、すべてのシングルチップまたはマルチチップ CPU で次の操作が必要です。

1. 命令を読み取ってデコードする
2. 命令を処理するために必要な関連データを見つける
3. 指示を処理する
4. 結果を書き出す

命令サイクルは電源がオフになるまで継続的に繰り返されます。

歴史的に、最も初期のコンピュータはマルチサイクル設計でした。最も小型で最も安価なコンピュータでは、今でもこの手法が使用されていることがよくあります。マルチサイクル アーキテクチャでは、使用するロジック要素の総数が最も少なく、電力も適度です。決定論的なタイミングと高い信頼性を持つように設計できます。特に、条件分岐や割り込みが発生するときに停止するパイプラインがありません。ただし、他のマイクロアーキテクチャでは、同じロジック ファミリを使用して、単位時間あたりに実行する命令の数が多くなることがよくあります。「パフォーマンスの向上」について議論する場合、その向上はマルチサイクル設計に相対的であることが多いです。

マルチサイクル コンピュータでは、コンピュータはクロックの複数のサイクルにわたって 4 つのステップを順番に実行します。一部の設計では、交互のクロック エッジで連続するステージを完了することで、2 つのクロック サイクルでシーケンスを実行できます。メイン サイクルの外でより長い操作が発生する場合もあります。たとえば、ステージ 1 は最初のサイクルの立ち上がりエッジで実行し、ステージ 2 は最初のサイクルの立ち下がりエッジで実行します。

制御ロジックでは、サイクルカウンタ、サイクル状態（高または低）、および命令デコードレジスタのビットの組み合わせによって、コンピュータの各部分が実行すべきことが正確に決定されます。制御ロジックを設計するには、各命令の各サイクルでコンピュータの各部分への制御信号を記述するビットのテーブルを作成します。次に、このロジックテーブルを、テストコードを実行するソフトウェアシミュレーションでテストできます。ロジックテーブルをメモリに配置して実際のコンピュータを実行する場合、マイクロプログラムと呼ばれます。一部のコンピュータ設計では、ロジックテーブルは、通常、ロジックを最適化するコンピュータプログラムを使用して、ロジックゲートから作成された組み合わせロジックの形式に最適化されます。初期のコンピュータでは、モーリスウィルクスがこの表形式のアプローチを発明し、マイクロプログラミングと呼ぶまで、制御にアドホックロジック設計が使用されていました。 ^[6]

この単純に見える一連のステップを複雑にしているのは、キャッシュ、メインメモリ、ハードディスクなどの不揮発性ストレージ（プログラム命令とデータが存在する場所）を含むメモリ階層が、プロセッサ自体よりも常に低速であるという事実です。ステップ（2）では、データがコンピュータバスを介して到着するまでに、多くの場合、長い（CPUの観点から）遅延が発生します。これらの遅延を可能な限り回避する設計にかなりの研究が費やされてきました。長年にわたり、中心的な目標は、より多くの命令を並列に実行し、プログラムの有効実行速度を上げることでした。これらの取り組みにより、複雑なロジックと回路構造が導入されました。当初、これらの手法には大量の回路が必要だったため、これらの手法は高価なメインフレームまたはスーパーコンピュータでのみ実装できました。半導体製造が進歩するにつれて、これらの手法を単一の半導体チップに実装できるようになりました。ムーアの法則を参照してください。

命令セットは、当初は非常に単純なものから、時には非常に複雑なものへと、長年にわたって変化してきました (さまざまな点で)。近年では、ロード ストア アーキテクチャ、VLIW、EPICタイプが流行しています。データ並列処理を扱うアーキテクチャには、 SIMDやベクターなどがあります。CPU アーキテクチャのクラスを表すために使用されるラベルの中には、特に説明的ではないものもあります (特に CISC ラベル)。遡及的に「CISC」と表記された初期の設計の多くは、実際には (さまざまな点で) 現代の RISC プロセッサよりも大幅に単純です。

ただし、命令セット アーキテクチャの選択は、高性能デバイスの実装の複雑さに大きく影響する可能性があります。最初の RISC プロセッサの開発に使用された主要な戦略は、命令を単純化して、個々の意味の複雑さを最小限に抑え、エンコードの規則性と単純さを高めることでした。このような均一な命令は、パイプライン方式で簡単にフェッチ、デコード、実行でき、高い動作周波数を実現するためにロジック レベルの数を減らすというシンプルな戦略でした。命令キャッシュ メモリは、高い動作周波数と本質的に低いコード密度を補い、大きなレジスタ セットを使用して (低速の) メモリ アクセスを可能な限り排除しました。

パフォーマンスを向上させる最初の、そして最も強力な手法の 1 つは、命令パイプラインの使用です。初期のプロセッサ設計では、1 つの命令に対して上記のすべての手順を実行してから、次のステップに進みます。どの手順でも、回路の大部分がアイドル状態のままになります。たとえば、命令デコード回路は実行中はアイドル状態になります。

パイプライン化により、複数の命令が同時にプロセッサを通過できるようになるため、パフォーマンスが向上します。同じ基本的な例では、プロセッサは、最後の命令が結果を待っている間に、新しい命令のデコードを開始します (ステップ 1)。これにより、一度に最大 4 つの命令が「実行中」になり、プロセッサが 4 倍高速に見えます。1 つの命令が完了するまでに同じ時間がかかりますが (ステップは 4 つあります)、CPU 全体としては、命令をはるかに速く「リタイア」します。

RISC では、命令処理の各段階を明確に分離し、各段階に同じ時間 (1 サイクル) がかかるようにすることで、パイプラインを小型化し、構築をはるかに容易にしています。プロセッサは全体としてアセンブリ ライン方式で動作し、命令が一方から入力され、結果が他方から出力されます。従来の RISC パイプラインの複雑さが軽減されたため、パイプライン コアと命令キャッシュを、CISC 設計でコアのみが収まる同じサイズのダイに配置できます。これが、RISC が高速であった本当の理由です。SPARCやMIPSなどの初期の設計は、同じクロック速度と価格でIntelやMotorola のCISC ソリューションよりも 10 倍以上高速に動作することがよくありました。

パイプラインは、RISC 設計に限定されるものではありません。1986 年までに、最上位の VAX 実装 ( VAX 8800 ) は、パイプラインを多用した設計となり、最初の商用 MIPS および SPARC 設計よりわずかに先行していました。ほとんどの最新の CPU (組み込み CPU も含む) はパイプライン化されており、パイプライン化のないマイクロコード CPU は、最も面積に制約のある組み込みプロセッサでのみ使用されています。^{[例が必要]} VAX 8800 から最新の Pentium 4 や Athlon に至るまで、大規模な CISC マシンは、マイクロコードとパイプラインの両方を使用して実装されています。パイプライン化とキャッシュの改善は、プロセッサのパフォーマンスを、その基盤となる回路技術に追いつかせることを可能にした 2 つの主要なマイクロアーキテクチャの進歩です。

チップ製造の改良により、ダイ上にさらに多くの回路を配置できるようになり、設計者はそれを利用する方法を模索し始めました。最も一般的な方法の 1 つは、オンダイにますます多くのキャッシュ メモリを追加することでした。キャッシュは非常に高速で高価なメモリです。メイン メモリと「通信」するために必要な多くのサイクルとは対照的に、キャッシュには数サイクルでアクセスできます。CPU には、キャッシュからの読み取りと書き込みを自動化するキャッシュ コントローラが含まれています。データがすでにキャッシュ内にある場合は、そこからアクセスされるため、かなりの時間が節約されます。一方、データがない場合は、キャッシュ コントローラがデータを読み込む間、プロセッサは「停止」します。

RISC 設計では、1980 年代中期から後半にかけてキャッシュが追加され始めましたが、合計で 4 KB しかないこともよくありました。この数は時間とともに増え、現在では一般的な CPU には少なくとも 2 MB のキャッシュが搭載されていますが、より強力な CPU には 4 MB、6 MB、12 MB、さらには 32 MB 以上のキャッシュが搭載されています。最も大きいのは、新しくリリースされた EPYC Milan-X ラインの 768 MB で、複数のレベルのメモリ階層で構成されています。一般的に、キャッシュが増えると、ストールが減るため、パフォーマンスが向上します。

キャッシュとパイプラインは、互いに完璧にマッチしていました。以前は、オフチップ メモリのアクセス レイテンシよりも高速に実行できるパイプラインを構築することはあまり意味がありませんでした。代わりにオンチップ キャッシュ メモリを使用すると、パイプラインはキャッシュ アクセス レイテンシの速度で実行でき、時間が大幅に短縮されました。これにより、プロセッサの動作周波数は、オフチップ メモリよりもはるかに速い速度で増加しました。

命令レベルの並列処理によってより高いパフォーマンスを達成する上での障害の 1 つは、分岐によるパイプラインのストールとフラッシュです。通常、条件分岐はレジスタからの結果に依存するため、条件分岐が行われるかどうかはパイプラインの後半までわかりません。プロセッサの命令デコーダが条件分岐命令に遭遇したことを認識してから、決定するレジスタ値を読み出すことができるまで、パイプラインは数サイクルの間ストールする必要があります。または、それが起こらずに分岐が行われる場合は、パイプラインをフラッシュする必要があります。クロック速度が増加すると、パイプラインの深さもそれに応じて増加し、一部の最新のプロセッサでは 20 ステージ以上になる場合があります。平均すると、実行される命令の 5 つに 1 つは分岐であるため、介入がなければ、ストールの量が多くなります。

分岐予測や投機的実行などの技術は、これらの分岐ペナルティを軽減するために使用されます。分岐予測とは、ハードウェアが特定の分岐が行われるかどうかを推測することです。実際には、分岐のどちらか一方が他方よりもはるかに頻繁に呼び出されます。最新の設計では、過去の分岐の結果を監視して将来をより正確に予測する、かなり複雑な統計的予測システムが採用されています。推測により、ハードウェアはレジスタの読み取りを待たずに命令をプリフェッチできます。投機的実行は、予測されたパスに沿ったコードをプリフェッチするだけでなく、分岐が行われるかどうかが判明する前に実行するというさらなる機能強化です。推測が正しければパフォーマンスが向上しますが、推測が誤っている場合は命令を取り消す必要があるため、大きなペナルティが発生するリスクがあります。

上記で概説した概念をサポートするために、複雑さとゲート数が増加しましたが、半導体製造の改善により、すぐにさらに多くの論理ゲートを使用できるようになりました。

上記の概要では、プロセッサは一度に 1 つの命令の一部を処理します。複数の命令を同時に処理すると、コンピュータ プログラムを高速に実行できます。これは、スーパースカラープロセッサが ALU などの機能ユニットを複製することで実現します。機能ユニットの複製は、シングル イシュー プロセッサのダイ領域が、信頼性のある製造の限界を超えなくなったときにのみ可能になりました。1980 年代後半までに、スーパースカラー設計が市場に登場し始めました。

最新の設計では、2 つのロード ユニット、1 つのストア (多くの命令には保存する結果がありません)、2 つ以上の整数演算ユニット、2 つ以上の浮動小数点ユニット、そして多くの場合何らかのSIMDユニットが使用されるのが一般的です。命令発行ロジックは、メモリから膨大な命令リストを読み取り、その時点でアイドル状態にあるさまざまな実行ユニットに渡すことで複雑になります。結果は最後に収集され、並べ替えられます。

キャッシュを追加すると、メモリ階層からデータがフェッチされるのを待つことによるストールの頻度や期間は減りますが、これらのストールが完全になくなるわけではありません。初期の設計では、キャッシュ ミスが発生すると、キャッシュ コントローラはプロセッサをストールさせて待機させていました。もちろん、その時点でキャッシュでデータが利用できるプログラム内の他の命令がある場合もあります。アウトオブオーダー実行では、準備が整った命令を処理し、古い命令がキャッシュで待機している間に、結果の順序を変更して、すべてがプログラムされた順序で発生したように見せかけます。この手法は、長い待ち時間の浮動小数点演算やその他のマルチサイクル演算の結果を待機する命令など、他のオペランド依存性ストールを回避するためにも使用されます。

レジスタ名の変更とは、プログラム命令が同じレジスタを再利用することで、それらの命令が不必要にシリアル化されて実行されるのを避けるために使用される手法を指します。同じレジスタを使用する命令のグループが 2 つあるとします。命令の 1 つのセットが最初に実行され、レジスタが他のセットに引き継がれますが、他のセットが別の類似のレジスタに割り当てられている場合は、両方の命令セットを並列 (または) シリアルで実行できます。

コンピュータ アーキテクトは、CPU の動作周波数とDRAM のアクセス時間の不一致が拡大していることに困惑しています。1 つのプログラム内で命令レベルの並列処理 (ILP) を活用する手法はどれも、メイン メモリからデータを取得するときに発生する長い停止を補うことができませんでした。さらに、より高度な ILP 手法に必要な多数のトランジスタと高い動作周波数には、もはや安価に冷却できないレベルの電力消費が必要でした。これらの理由から、新しい世代のコンピュータでは、単一のプログラムまたはプログラム スレッドの外部に存在するより高度な並列処理を活用し始めています。

この傾向は、スループット コンピューティングと呼ばれることもあります。この考え方は、オンライン トランザクション処理で1 つのトランザクションの実行速度だけでなく、膨大な数のトランザクションを処理する能力が重視されていたメインフレーム市場で生まれました。過去 10 年間で、ネットワーク ルーティングや Web サイト サービスなどのトランザクション ベースのアプリケーションが大幅に増加したため、コンピュータ業界では、容量とスループットの問題が再び重視されるようになりました。

この並列処理を実現する方法の 1 つは、複数の CPU を備えたコンピュータ システムであるマルチプロセッシングシステムを使用することです。かつてはハイエンドのメインフレームやスーパーコンピュータ専用でしたが、小規模 (2～8) のマルチプロセッサ サーバーは中小企業市場で一般的になっています。大企業では、大規模 (16～256) のマルチプロセッサが一般的です。1990年代以降、複数の CPU を備えた パーソナル コンピュータも登場しています。

半導体技術の進歩によりトランジスタのサイズがさらに縮小されたことで、複数のCPU が同じシリコン チップ上に実装されるマルチコア CPU が登場しました。当初は組み込み市場をターゲットにしたチップで使用され、よりシンプルで小型の CPU によって、1 つのシリコン上に複数のインスタンスを収めることができました。2005 年までに、半導体技術により、デュアル ハイエンド デスクトップ CPU CMPチップを大量生産できるようになりました。Sun MicrosystemsのUltraSPARC T1などの一部の設計では、1 つのシリコン上により多くのプロセッサを収めるために、よりシンプルな (スカラー、インオーダー) 設計に戻っています。

最近人気が高まっているもう 1 つの手法は、マルチスレッドです。マルチスレッドでは、プロセッサが低速のシステム メモリからデータを取得する必要がある場合、プロセッサはデータが到着するまで待機するのではなく、実行準備が整った別のプログラムまたはプログラム スレッドに切り替えます。これにより、特定のプログラム/スレッドが高速化されるわけではありませんが、CPU がアイドル状態になる時間が短縮されるため、システム全体のスループットが向上します。

概念的には、マルチスレッドはオペレーティング システム レベルでのコンテキスト スイッチに相当します。違いは、マルチスレッド CPU では、コンテキスト スイッチに通常必要な数百または数千の CPU サイクルではなく、1 つの CPU サイクルでスレッド スイッチを実行できることです。これは、アクティブなスレッドごとに状態ハードウェア (レジスタ ファイルやプログラム カウンターなど) を複製することで実現されます。

さらなる機能強化は同時マルチスレッドです。この技術により、スーパースカラー CPU は、異なるプログラム/スレッドからの命令を同じサイクルで同時に実行できます。

ウィキメディア・コモンズには、マイクロアーキテクチャに関連するメディアがあります。

• 制御ユニット
• ハードウェアアーキテクチャ
• ハードウェア記述言語(HDL)
• 命令レベルの並列処理(ILP)
• AMD CPU マイクロアーキテクチャの一覧
• Intel CPU マイクロアーキテクチャの一覧
• プロセッサ設計
• ストリーム処理
• VHDL
• 超大規模集積回路(VLSI)
• ベリログ

• パターソン、D.; ヘネシー、J. (2004)。コンピュータの構成と設計: ハードウェア/ソフトウェア インターフェイス。モーガン カウフマン。ISBN 1-55860-604-1。
• Hamacher, VC; Vrasenic, ZG; Zaky, SG (2001).コンピュータ組織. McGraw-Hill. ISBN 0-07-232086-9。
• スタリングス、ウィリアム (2002)。コンピュータの構成とアーキテクチャ。プレンティス ホール。ISBN 0-13-035119-9。
• Hayes, JP (2002).コンピュータアーキテクチャと組織. McGraw-Hill. ISBN 0-07-286198-3。
• シュナイダー、ゲイリー・マイケル（1985年）。コンピュータ組織の原則。Wiley。pp.6-7。ISBN 0-471-88552-5。
• マノ、M.モリス (1992)。コンピュータシステムアーキテクチャ。プレンティスホール。p. 3。ISBN 0-13-175563-3。
• Abd-El-Barr, Mostafa; El-Rewini, Hesham (2004)。コンピュータ組織とアーキテクチャの基礎。Wiley。p. 1。ISBN 0-471-46741-3。
• Gardner, J (2001)。「PC プロセッサのマイクロアーキテクチャ」。ExtremeTech。
• ギルリース、ウィリアム F.; ラプランテ、フィリップ A. (2012) [2003]。コンピュータアーキテクチャ：ミニマリストの視点。シュプリンガー。ISBN 978-1-4615-0237-1。
• パターソン、デビッド A. (2018 年 10 月 10 日)。「コンピュータ アーキテクチャの新たな黄金時代」米国バークレー ACM AM チューリング賞受賞者コロキウム。ctwj53r07yI。