メモリコントローラ

メモリコントローラは、メモリチップコントローラ（MCC）またはメモリコントローラユニット（MCU ）とも呼ばれ、コンピュータのメインメモリとの間でやり取りされるデータの流れを管理するデジタル回路です。^{[1] [2]メモリコントローラが}マイクロプロセッサの不可欠な部分などの別のチップに統合されている場合、通常は統合メモリコントローラ（IMC） と呼ばれます。

メモリ コントローラには、ダイナミック ランダム アクセス メモリ(DRAM)の読み取りと書き込みに必要なロジックが含まれており、重要なメモリ リフレッシュ機能やその他の機能を提供します。DRAM の読み取りと書き込みは、DRAM の行と列のデータ アドレスをマルチプレクサ回路への入力として選択することによって実行されます。ここで、 DRAM のデマルチプレクサは変換された入力を使用して正しいメモリ位置を選択し、データを返します。その後、データはマルチプレクサに戻され、操作に必要なバス幅を削減するためにデータが統合されます。メモリ コントローラのバス幅は、初期のシステムでは8 ビットでしたが、より複雑なシステムでは 512 ビットに及びます。これらのシステムでは、通常、4 つの64 ビット同時メモリ コントローラが並列に動作するように実装されますが、2 つの 64 ビット メモリ コントローラを使用して128 ビットのメモリ デバイスにアクセスするものもあります。

PowerQUICC IIプロセッサに統合されているものなど、一部のメモリコントローラには、エラー検出および訂正ハードウェアが含まれています。^[3]メモリコントローラの一般的な形式はメモリ管理ユニット（MMU）であり、多くのオペレーティングシステムで仮想アドレス指定を実装しています。

古い Intel およびPowerPCベースのコンピュータには、メイン プロセッサとは別のメモリ コントローラ チップが搭載されています。多くの場合、これらはコンピュータのノースブリッジに統合されており、メモリ コントローラ ハブと呼ばれることもあります。

最近のデスクトップやワークステーションのマイクロプロセッサのほとんどは、統合メモリコントローラ（IMC）を使用しており、これにはIntel、AMD、ARMアーキテクチャに基づいて構築されたマイクロプロセッサが含まれます。K8 （ 2003年頃）より前は、AMDのマイクロプロセッサには、マザーボードのノースブリッジに実装されたメモリコントローラがありました。K8以降、AMDは統合メモリコントローラを採用しました。^[4]同様に、Nehalem（2008年頃）まで、Intelのマイクロプロセッサは、マザーボードのノースブリッジに実装されたメモリコントローラを使用していました。Nehalem以降、統合メモリコントローラに切り替わりました。^[5]統合メモリコントローラを使用するマイクロプロセッサアーキテクチャの他の例としては、NVIDIAのFermi、IBMのPOWER5、Sun MicrosystemsのUltraSPARC T1などがあります。

統合メモリ コントローラは、メモリ レイテンシの削減などによりシステムのパフォーマンスを向上させる可能性がありますが、マイクロプロセッサを特定のタイプ (または複数のタイプ) のメモリにロックするため、新しいメモリ テクノロジをサポートするには再設計が必要になります。DDR2 SDRAMが導入されたとき、AMD は新しいAthlon 64 CPU をリリースしました。DDR2 コントローラを搭載したこれらの新しいモデルは、異なる物理ソケット ( Socket AM2と呼ばれる) を使用するため、新しいタイプの RAM 用に設計されたマザーボードにのみ適合します。メモリ コントローラがオンダイでない場合は、同じ CPU を新しいマザーボードにインストールして、新しいメモリを使用するようにノースブリッジを更新することができます。

1990 年代の DEC Alpha 21066や HP PA-7300LCなどの一部のマイクロプロセッサにはメモリ コントローラが統合されていましたが、これはパフォーマンス向上のためではなく、外部メモリ コントローラの必要性を排除することでシステムのコストを削減するために実装されました。^{[引用が必要]}

一部のCPUは、メモリコントローラをチップセットの一部ではない専用の外部コンポーネントとして設計されています。IBM POWER8がその例で、 DIMMモジュールにマウントされ、メモリバッファ、 L4キャッシュチップ、および実際のメモリコントローラとして機能する外部Centaurチップを使用しています。Centaurチップの最初のバージョンはDDR3メモリを使用していましたが、後にDDR4を使用できる更新バージョンがリリースされました。^[6]

いくつかの実験的なメモリコントローラには、CPUのメモリ管理ユニットによって実行される第1レベルのアドレス変換に加えて、キャッシュとバスのパフォーマンスを向上させる第2レベルのアドレス変換が含まれています。^[7]

一部のIntel Coreプロセッサに統合されているメモリ コントローラは、メイン メモリに書き込まれたユーザー データを疑似ランダムパターンに変換する機能としてメモリ スクランブル機能を備えています。 ^{[8] [9]}メモリ スクランブルは、さまざまな種類のコールド ブート攻撃を効果的に無効にすることで、 DRAM データの残留に基づくフォレンジック分析やリバースエンジニアリング分析を防ぐ可能性があります。現在のところ、これは実現されていません。メモリ スクランブルは、DRAM 関連の電気的な問題に対処するためだけに設計されています。2010 年代後半のメモリ スクランブル標準はセキュリティの問題に対処していますが、暗号的に安全ではなく、公開された改訂や分析にも公開されていません。^[10]

ASUS と Intel はそれぞれ異なるメモリ スクランブリング標準を持っています。ASUS マザーボードでは、ユーザーがメモリ スクランブリング標準 (ASUS または Intel) のどちらを使用するか、または機能を完全にオフにするかを選択できます。^{[引用が必要]}

ダブル データ レート(DDR) メモリ コントローラは、 DDR SDRAM を駆動するために使用されます。DDR SDRAM では、システムのメモリ クロックの立ち上がりエッジと立ち下がりエッジの両方でデータが転送されます。DDR メモリ コントローラは、シングル データ レート コントローラと比較すると大幅に複雑ですが^{[引用が必要]}、メモリのクロック レートやバス幅を増やすことなく、2 倍のデータ転送が可能になります。

マルチチャネル メモリ コントローラは、DRAM デバイスが複数のバスに分割され、メモリ コントローラがそれらに並行してアクセスできるようにするメモリ コントローラです。これにより、バスの理論的な帯域幅がチャネル数に応じて増加します。すべての DRAM に 1 つのチャネルが理想的なソリューションですが、チャネルを追加すると複雑さとコストが増加します。

完全バッファ メモリ システムでは、すべてのメモリ モジュールにメモリ バッファ デバイス(完全バッファ RAM を使用する場合はFB-DIMMと呼ばれます) が配置されます。従来のメモリ コントローラ デバイスとは異なり、以前の RAM 設計で使用されていたパラレル リンクではなく、メモリ コントローラへのシリアル データ リンクを使用します。これにより、マザーボードにメモリ デバイスを配置するために必要な配線の数が減少します (使用する層の数が少なくなるため、1 つのボードにより多くのメモリ デバイスを配置できます)。ただし、レイテンシ (メモリ位置へのアクセスに必要な時間) は増加します。この増加は、DRAM セルから読み取られたパラレル情報を FB-DIMM コントローラで使用されるシリアル形式に変換し、マザーボード上のメモリ コントローラで再びパラレル形式に戻すために必要な時間によるものです。

USB フラッシュ ドライブやソリッド ステート ドライブなどの多くのフラッシュ メモリデバイスには、フラッシュ メモリ コントローラが含まれています。フラッシュ メモリは、本質的に RAM よりもアクセスが遅く、数百万回の書き込みサイクル後に使用できなくなることが多く、通常、RAM アプリケーションには適していません。

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• ＭＭＵ
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• Infineon/Kingston（メモリベンダー）のデュアルチャネルDDRメモリホワイトペーパー – デュアルチャネルメモリコントローラとその使用方法について説明します。
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