アルファ 21064

Alpha 21064は、 Digital Equipment Corporationが開発および製造したマイクロプロセッサで、 Alpha (Alpha AXP として導入)命令セット アーキテクチャ(ISA)を実装しています。1994年に改名される前はDECchip 21064として導入されました。21064は、コード名EV4でも知られています。1992 年 2 月に発表され、1992 年 9 月に量産が開始されました。21064 は、Alpha ISA の最初の商用実装であり、Digital が初めて商用化したマイクロプロセッサです。1993 年 10 月には、派生版の Alpha 21064A が後継となりました。この最終バージョンは、1995 年に Alpha 21164に置き換えられました。

最初の Alpha プロセッサは、EV3というコードネームのテスト チップでした。このテスト チップは、Digital の 1.0マイクロメートル(μm) CMOS-3 プロセスを使用して製造されました。テスト チップには浮動小数点ユニットがなく、1 KB の キャッシュしかありませんでした 。テスト チップは、積極的な回路設計技術の動作を確認するために使用されました。テスト チップは、シミュレータやエミュレータとともに、ファームウェアや同社がサポートする さまざまなオペレーティング システムを起動するためにも使用されました。

コードネームEV4の生産チップは、Digitalの0.75μm CMOS-4プロセスを使用して製造されました。Dirk MeyerとEdward McLellanがマイクロアーキテクトでした。Edは発行ロジックを設計し、Dirkは他の主要ブロックを設計しました。Jim Montanaroが回路実装を主導しました。EV3は、 EV4パーツが利用可能になる前にDigitalがAlphaプラットフォーム用のソフトウェアを開発するために使用したマルチプロセッサシステムであるAlpha Demonstration Unit (ADU)で使用されました。^[1]

21064 は、1992 年 2 月中旬の第 39 回国際固体回路会議(ISSCC) で発表されました。1992 年 2 月 25 日に発表され、同日に 150 MHz のサンプルが導入されました。価格は、100 個単位で 3,375 ドル、100 個から 1,000 個単位で 1,650 ドル、1,000 個を超える単位で 1,560 ドルでした。量産出荷は 1992 年 9 月に開始されました。

1993 年 2 月初旬、1,000 個を超える数量の注文の場合、150 MHz バージョンの価格は 1,559 ドルから 1,096 ドルに値下げされました。

1993 年 2 月 25 日、200 MHz が発表され、サンプル キットが 3,495 ドルで販売されました。大量注文の場合、10,000 個を超える数量で 1 ユニットあたり 1,231 ドルでした。大量注文は 1993 年 6 月に受け付けられ、1993 年 8 月に出荷されました。これに応じて、150 MHz バージョンの価格は値下げされました。サンプル キットは 1993 年 4 月より 3,375 ドルから 1,690 ドルに値下げされ、大量注文の場合、1993 年 7 月より 1 ユニットあたり 1,355 ドルから 853 ドルに値下げされました。

1993 年 9 月 10 日の Alpha 21066 および Alpha 21068 の導入に伴い、Digital は既存の 21064 の位置付けを調整し、5,000 個単位で 1 個あたり 499 ドルの価格で 166 MHz バージョンを導入しました。150 MHz バージョンの価格は、5,000 個単位で 1 個あたり 455 ドルに引き下げられました。

1994 年 6 月 6 日、200 MHz バージョンの価格が 60 MHz Pentium に対抗するために 31% 引き下げられて 544 ドルになりました。また、166 MHz バージョンは 19% 引き下げられて 5,000 個単位で 1 ユニットあたり 404 ドルになり、1994 年 7 月 3 日より有効になりました。

Alpha 21064 は、マサチューセッツ州ハドソンとスコットランドのサウスクイーンズフェリーにある Digital の 施設で製造されました。

21064 は主にワークステーションやサーバーなどのハイエンド コンピューターで使用されました。ユーザーには次のものが含まれます。

• Aspen SystemsのAlpineワークステーション
• Carrera Computers の Hercules 150、Hercules 200、および Pantera II ワークステーション
• クレイ・リサーチは、クレイT3D スーパーコンピュータに150MHzの21064を採用した。
• デジタルは、エントリーレベルのワークステーションDECpc AXP 150 、エントリーレベルのサーバDEC 2000 AXP、ワークステーションおよびエントリーレベルのサーバDEC 3000 AXP 、ミッドレンジサーバDEC 4000 AXP 、ハイエンドサーバDEC 7000/10000 AXPにおいて、
• Encore Computerは、Infinity R/Tハイエンドリアルタイムコンピュータで

21064は、発表当初から1993年にInternational Business Machines (IBM)がマルチチップPOWER2を発表するまで、最高性能のマイクロプロセッサでした。その後、最高性能のシングルチップマイクロプロセッサとなり、1993年10月に275MHzの21064Aが発表されるまでその地位を維持しました。^[2]

Alpha 21064 は、命令を順番に実行するスーパーパイプラインのデュアル発行スーパースカラマイクロプロセッサです。クロック サイクルごとに最大 2 つの命令を 4 つの機能ユニット (整数ユニット、浮動小数点ユニット(FPU)、アドレス ユニット、分岐ユニット) に発行できます。整数パイプラインは 7 ステージ、浮動小数点パイプラインは 10 ステージです。両方のパイプラインの最初の 4 ステージは同一であり、I-Box によって実装されます。

I ボックスは制御ユニットであり、命令をフェッチ、デコード、発行し、パイプラインを制御します。^[3]ステージ 1 では、2 つの命令が I キャッシュからフェッチされます。ステージ 2 では、分岐予測が I ボックス内のロジックによって実行されます。静的予測または動的予測のいずれかが使用されます。静的予測では、分岐命令の変位フィールドの符号ビットを調べ、符号ビットが後方分岐を示している場合 (符号ビットに 1 が含まれている場合)、分岐が行われると予測しました。動的予測では、2,048 エントリ x 1 ビットの分岐履歴テーブルのエントリを調べました。エントリに 1 が含まれている場合、分岐が行われると予測されました。^[4]動的予測が利用された場合、分岐予測はほとんどのプログラムで約 80% の精度です。^[5]分岐予測ミスのペナルティは 4 サイクルです。^[6]

これらの命令はステージ 3 でデコードされます。次に、I-box はステージ 4 で 2 つの命令に必要なリソースが使用可能かどうかを確認します。使用可能であれば、命令が発行されます (ペアにできる場合)。どの命令をペアにできるかは、整数レジスタ ファイル内の読み取りポートと書き込みポートの数によって決まります。^[7] 21064 は、整数操作と浮動小数点操作、任意のロード/ストア命令と任意の操作命令、整数操作と整数分岐、または浮動小数点操作と浮動小数点分岐を発行できました。整数操作と浮動小数点ストア、および浮動小数点操作と整数ストアの 2 つの組み合わせは許可されていませんでした。2 つの命令のいずれかを同時に発行できない場合は、残りの命令が発行されるまで最初の 4 つのステージが停止します。リソースが利用できない、依存関係がある、または同様の状況のた​​めに命令を発行できない場合にも、最初の 4 つのステージは停止します。

I ボックスには、仮想アドレスを物理アドレスに変換するための 2 つの変換ルックアサイド バッファ(TLB)が含まれています。これらの TLB は命令変換バッファ(ITB)と呼ばれます。ITB は、命令ストリームの最近使用されたページ テーブル エントリをキャッシュします。8 KBページには 8 エントリの ITB が使用され、4 MB ページには 4 エントリの ITB が使用されます。両方の ITB は完全に連想的で、最後に使用されていない置換アルゴリズムを使用します。^[8]

すべての命令の実行はステージ 5 で開始されます。レジスタ ファイルはステージ 4 で読み取られます。ステージ 5 から始まるパイプラインは停止できません。

整数ユニットは、整数命令の実行を担当します。整数ユニットは、整数レジスタファイル(IRF) と E ボックスで構成されています。IRF には 32 個の 64 ビットレジスタが含まれており、4 つの読み取りポートと 2 つの書き込みポートがあり、整数ユニットと分岐ユニットに均等に分割されています。^[9] E ボックスには、加算器、ロジックユニット、バレルシフタ、乗算器が含まれています。乗算、シフト、およびバイト操作命令を除いて、ほとんどの整数命令はステージ 5 の終わりまでに完了するため、レイテンシは 1 サイクルです。バレルシフタはパイプライン化されていますが、シフトおよびバイト操作命令はステージ 6 の終わりまでに完了しないため、レイテンシは 2 サイクルです。乗算器はダイ領域を節約するためにパイプライン化されていません。^[5]そのため、乗算命令のレイテンシは、オペランドに応じて 19 ～ 23 サイクルの可変レイテンシになります。ステージ 7 では、整数命令が結果を IRF に書き込みます。

アドレスユニットは「Aボックス」とも呼ばれ、ロード命令とストア命令を実行した。アドレスユニットと整数ユニットを並列に動作させるために、アドレスユニットには独自の変位加算器があり、整数ユニットの加算器を使用する代わりに、仮想アドレスを計算するために使用する。 ^[10] 32エントリの完全連想型変換ルックアサイドバッファ（TLB）は、仮想アドレスを物理アドレスに変換するために使用される。^{[10]このTLBは}データ変換バッファ（DTB）と呼ばれる。21064は43ビットの仮想アドレスと34ビットの物理アドレスを実装したため、8TBの仮想メモリと16GBの物理メモリをアドレス指定できる。

ストア命令の結果、データは4エントリ×32バイトの書き込みバッファにバッファリングされる。書き込みバッファは、隣接するストアからのデータをマージし、一時的にストアを遅らせることでシステムバスへの書き込み回数を減らし、システムバスがそれほど頻繁に使用されなくなるため、ロードをより迅速に処理できるようにすることでパフォーマンスを向上させた。^[10]

浮動小数点ユニットは、浮動小数点レジスタファイル（FRF）とFボックスで構成されています。^[7] FRFには32個の64ビットレジスタが含まれており、3つの読み取りポートと2つの書き込みポートがあります。Fボックスには、浮動小数点パイプラインと、1サイクルごとに1ビットをリタイアする非パイプライン除算ユニットが含まれていました。

浮動小数点レジスタ ファイルが読み取られ、ステージ 4 でデータが小数点、指数、および符号にフォーマットされます。加算命令を実行する場合、加算器は指数差を計算し、結果を正規化するために入力オペランドを使用する予測先行 1 または 0 検出器が開始されます。乗算命令を実行する場合、3 X被乗数が生成されます。

ステージ5と6では、加算と減算に対してアライメントまたは正規化シフトとスティッキービット計算が実行される。乗算命令は、基数8のブースアルゴリズムを使用するパイプライン化された双方向インターリーブ配列で乗算される。^{[5] [11]}ステージ8では、丸めと並行して最終的な加算が実行される。浮動小数点命令は、ステージ10で結果をFRFに書き込む。^[11]

パイプラインで実行される命令のレイテンシは6サイクルです。^[11]パイプライン化されていない除算ユニットで実行される単精度（32ビット）および倍精度（64ビット）除算のレイテンシは、それぞれ31サイクルと61サイクルです。^[12]

21064には、ライトスルー書き込みポリシーを使用する 8 KB データ キャッシュ (D キャッシュ) と 8 KB 命令キャッシュ (I キャッシュ) の2 つのオンダイ プライマリキャッシュがあります。両方のキャッシュは、シングル サイクル アクセス用にダイレクト マップされ、32 バイト ライン サイズです。キャッシュは、面積が 98 μm ^{2の 6 トランジスタ}スタティック ランダム アクセス メモリ(SRAM) セルで構築されています。キャッシュは、幅 1,024 セル、高さ 66 セルで、上部の 2 行は冗長性に使用されます。

オプションの外部二次キャッシュ（Bキャッシュ）は、128KBから16MBの容量でサポートされていました。キャッシュは内部クロック周波数の1/3から1/16、または200MHzで12.5から66.67MHzで動作しました。^[13] Bキャッシュはダイレクトマップされており、デフォルトでは128バイトのラインサイズですが、より大きなサイズを使用するように構成することもできます。Bキャッシュにはシステムバス経由でアクセスします。

外部インターフェイスは、内部クロック レートの半分から 8 分の 1、または 200 MHz で 25 から 100 MHz で動作する 128 ビットのデータ バスです。バスの幅は構成可能で、21064 を使用するシステムは 64 ビットの外部インターフェイスを持つことができます。外部インターフェイスは、34 ビットのアドレス バスからも構成されます。

21064には168万個のトランジスタが含まれていた。^[14]オリジナルのEV4は、0.75μmのフィーチャサイズと3層のアルミニウム相互接続を備えたCMOS-4プロセスでデジタルによって製造された。^[14] EV4のサイズは13.9mm x 16.8mmで、面積は233.52mm ²である。後のEV4Sは、0.675μmのフィーチャサイズでCMOS-4の10%光学的縮小であるCMOS-4Sで製造された。このバージョンは12.4mm x 15.0mmで、面積は186mm ²であった。^[15]

21064は3.3ボルト（V）電源を使用しました。^[14] EV4は200MHzで最大30Wを消費しました。EV4Sは150MHzで最大21.0W、166MHzで22.5W、200MHzで27.0Wを消費します。^[16]

21064は、61.72 mm×61.72 mmの431ピンアルミナセラミックピングリッドアレイ（PGA）にパッケージ化されています。 ^[17] 431ピンのうち、291ピンは信号用、140ピンは電源とグランド用です。^{[14] [18]}ヒートシンクはパッケージに直接取り付けられており、タングステンヒートスプレッダーから突き出ている2つのスタッドに取り付けられたナットで固定されています。

DECchip 21064Aとして発表されたAlpha 21064A (コード名EV45 ) は、1993 年 10 月に発表された Alpha 21064 のさらなる発展型です。200、225、233、275、300 MHz のクロック周波数で動作しました。225 MHz モデルは 1994 年 7 月 6 日に 233 MHz モデルに置き換えられました。発表時の価格は 5,000 個注文時で 788 米ドルで、置き換えられた 225 MHz モデルより 10% 安くなりました。同日、275 MHz の価格も 25% 値下げされ、5,000 個注文時で 1,083 米ドルになりました。 300 MHz モデルは 1995 年 10 月 2 日に発表され、サンプル出荷され、1995 年 12 月に出荷されました。また、Windows NTまたはWindows NT メモリ管理モデルを使用する オペレーティング システムの実行に制限された 21064A-275-PC というモデルもありました。

21064A は、ハイエンド Alpha マイクロプロセッサとしてオリジナルの 21064 の後継機として登場しました。その後、ハイエンド システムで最も多く使用されるようになりました。ユーザーには次のものが含まれます。

• DEC 3000 AXP、DEC 4000 AXP、DEC 7000/10000 AXPシステムの一部モデルではデジタル化されています。
• Aspen SystemsのAlpineワークステーション
• BTGは、Action AXP275 RISC PCに275MHzモデルを採用した。
• カレラ・コンピューターのCobra AXP 275ワークステーション
• NekoTechは、275MHzモデルを5%オーバークロックして289MHzにしたMach 2-289-Tワークステーションを使用している。
• ストレージシステムに275MHzモデルを使用していたネットワークアプライアンス（現NetApp）

21064A は、21064 に比べてマイクロアーキテクチャ上の多くの点で改善されています。プライマリ キャッシュは 2 つの方法で改善されました。I キャッシュと D キャッシュの容量が 8 KB から 16 KB に倍増し、キャッシュ タグとキャッシュ データ アレイにパリティ保護が追加されました。浮動小数点除算は、平均して 1 サイクルあたり 2 ビットを退避する改良された除算器により、レイテンシが低くなりました。分岐予測は、2 ビット BHT による 4,096 エントリの拡大により改善されました。

21064Aには280万個のトランジスタが含まれており、サイズは14.5 x 10.5 mmで、面積は152.25 mm ^{2 です}。これは、デジタル社が第5世代CMOSプロセスであるCMOS-5（0.5μmプロセス、4層のアルミニウム相互接続）で製造したものです。^[19]

DECchip 21066として発表された Alpha 21066 は、コード名LCA4 ( Low Cost Alpha ) で、Alpha 21064 の低価格版です。サンプルは 1993 年 9 月 10 日に発表され、量産出荷は 1994 年初頭に開始されました。発表当時、166 MHz Alpha 21066 の価格は 5,000 個注文で 385 米ドルでした。組み込みシステム向けの 100 MHz モデルも存在しました。サンプル出荷は 1994 年後半に開始され、量産出荷は 1995 年第 3 四半期に開始されました。Microprocessor Report は、 Alpha 21066 を統合 PCI コントローラを備えた最初のマイクロプロセッサとして評価しました。

Alpha 21066 は、低コストのアプリケーション、特にWindows NT を実行するパーソナル コンピュータで使用することを想定していました。Digital は、Multiaクライアント、AXPpci 33 OEM ( Original Equipment Manufacturer ) マザーボード、AXPvmeシングル ボード コンピュータで、Alpha 21066 のさまざまなモデルを使用しました。Digital 以外では、Aspen Systems が Alpine ワークステーションで、Carrera Computers が Pantera I ワークステーションで、NekoTech が Mach 1-166 パーソナル コンピュータで 166 MHz モデルを使用し、Parsys が TransAlpha TA9000 シリーズ スーパーコンピュータで使用しました。

プロセスの縮小により、コスト重視の組み込みシステムに望ましい機能を組み込むことができました。これらの機能には、 ECCをサポートするオンダイ B キャッシュおよびメモリ コントローラ、フレームバッファを実装するための最大 8 MB のVRAMをサポートする機能制限付きグラフィック アクセラレータ、PCI コントローラ、および33 MHz の外部クロック信号を目的の内部クロック周波数に逓倍する位相ロック ループ(PLL) クロック ジェネレータが含まれます。

メモリ コントローラは、64 KB ～ 2 MB の B キャッシュと 2 ～ 512 MB のメモリをサポートしました。ECC 実装は、1 ビット、2 ビット、4 ビットのエラーを検出し、1 ビットのエラーを訂正することができました。コストを削減するために、Alpha 21066 には 64 ビットのシステム バスがあり、ピンの数を減らしてパッケージのサイズを小さくしました。システム バスの幅が狭くなったことで帯域幅も減り、パフォーマンスも 20% 低下しましたが、これは許容範囲内とみなされました。

21066 には 175 万個のトランジスタが含まれ、サイズは 17.0 x 12.3 mm、面積は 209.1 mm ²でした。このデバイスは、3 レベルの相互接続を備えた 0.675 μm プロセスである CMOS-4S で製造されました。21066 は、サイズが 57.404 x 57.404 mm の 287 ピン CPGA にパッケージ化されました。

コードネームLCA45のAlpha 21066Aは、Alpha 21064A の低価格版です。1994 年 11 月 14 日に発表され、同日に 100 MHz モデルと 233 MHz モデルのサンプルが導入されました。両モデルとも 1995 年 3 月に出荷されました。発表時の 100 MHz モデルと 233 MHz モデルの価格は、5,000 個単位でそれぞれ 175 ドルと 360 ドルでした。後に 266 MHz モデルも提供されました。

21066Aは三菱電機がM36066Aとして2番目に供給した製品である。同社が製造した最初のアルファマイクロプロセッサであった。100MHzと233MHzの製品は1994年11月に発表された。発表時点では、エンジニアリングサンプルは1994年12月、商用サンプルは1995年7月、量産は1995年9月に予定されていた。233MHzの製品は1,000個単位で490ドルで販売された。^[20]

21066A は 21064A をベースにしていましたが、16 KB の命令キャッシュとデータ キャッシュはありませんでした。21066A に固有の機能は電源管理で、マイクロプロセッサの内部クロック周波数をソフトウェアで調整できました。

Digital は、以前 21066 を使用していた自社製品に、21066A のさまざまなモデルを使用しました。Digital 以外では、Tadpole Technology がALPHAbook 1ノートブックに 233 MHz モデルを使用しました。

21066A は、14.8 x 10.9 mm のダイに 180 万個のトランジスタを搭載し、面積は 161.32 mm ²です。この製品は、Digital の第 5 世代 CMOS プロセスである CMOS-5 (3 レベルの相互接続を備えた 0.5 μm プロセス) で製造されました。三菱電機は、M36066A を独自の 0.5 μm 3 レベル メタル プロセスで製造しました。

Alpha 21068はDECchip 21068として発表され、組み込みシステム向けに位置付けられた 21066 のバージョンです。21066 と同一ですが、消費電力とコストを削減するためにクロック レートが低くなっています。サンプルは 1993 年 9 月 10 日に発表され、1994 年初頭に量産出荷されました。動作周波数は 66 MHz で、最大消費電力は 9 W でした。発表当時、21068 は 5,000 個単位で 1 個あたり 221 米ドルで販売されていました。1994 年 6 月 6 日、Digital は 1994 年 7 月 3 日より価格を 16% 引き下げて 186 米ドルにすると発表しました。

Alpha 21068 は、Digital 社の AXPpci 33 マザーボードと AXPvme 64 および 64LCシングルボード コンピュータで使用されました。

DECchip 21068Aとして発表された Alpha 21068A は、組み込みシステム向けの Alpha 21066A の派生版です。クロック周波数は 100 MHz でした。

当初、 21064 および 21064A には標準チップセットがありませんでした。Digital のコンピュータでは、マイクロプロセッサをシステムに接続するためにカスタム ASIC (特定用途向け集積回路) を使用していました。これにより、Alpha ベースの製品を開発したいサードパーティの開発コストが上昇したため、Digital は OEM (相手先ブランド製造会社) 向けに標準チップセット DECchip 21070 ( Apecs )を開発しました。

21070 には、DECchip 21071とDECchip 21072の 2 つのモデルがありました。21071 はワークステーション向けで、21072 はハイエンド ワークステーションまたはローエンド ユニプロセッサ サーバー向けでした。2 つのモデルはメモリ サブシステムの機能が異なり、21071 は 64 ビットメモリ バスを持ち、8 MB から 2 GB のパリティ保護メモリをサポートしますが、21072 は 128 ビット メモリ バスを持ち、16 MB から 4 GB のECC保護メモリをサポートします。

チップセットは、COMANCHE B キャッシュおよびメモリ コントローラ、DECADE データ スライス、EPIC PCI コントローラの 3 つのチップ設計で構成されていました。DECADE チップは 32 ビット スライスでデータ パスを実装したため、21071 には 2 つのチップがあり、21072 には 4 つのチップがあります。EPIC チップには、DECADE チップへの 32 ビット パスがあります。

21070は1994年1月10日に発表され、^[21]サンプルも入手可能でした。量産出荷は1994年半ばに開始されました。5,000個単位での21071の価格は90ドル、21072の価格は120ドルでした。

21070 ユーザーには、Carrera Computers の Pantera ワークステーションと Digital のAlphaStationおよびユニプロセッサ AlphaServerの一部モデルが含まれていました。

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