Loading article…
集積回路(IC)において、相互接続は 2 つ以上の回路要素 (トランジスタなど) を電気的に接続する構造です。IC 上の相互接続の設計とレイアウトは、IC の適切な機能、パフォーマンス、電力効率、信頼性、および製造歩留まりにとって重要です。相互接続の材料は多くの要因によって決まります。半導体基板および相互接続レベル間の誘電体との化学的および機械的な適合性が必要です。そうでない場合は、バリア層が必要です。製造への適合性も必要です。一部の化学物質およびプロセスは、IC 製造用のより大きなテクノロジー (レシピ) への材料および単位プロセスの統合を妨げます。製造では、基板上のトランジスタの製造後の バックエンド オブ ラインで相互接続が形成されます。
相互接続は、サポートできる信号伝搬距離に応じて、ローカル相互接続またはグローバル相互接続に分類されます。相互接続の幅と厚さ、および相互接続の材料は、信号が伝搬できる距離を決定する重要な要素の一部です。ローカル相互接続は、10 個程度の他の連続して配置されたトランジスタによって分離されたトランジスタなど、非常に近接した回路要素を接続します。グローバル相互接続は、大面積のサブ回路など、より遠くまで伝送できます。したがって、ローカル相互接続は、多結晶シリコン(範囲を拡張するためにシリサイド化されることもある) やタングステンなど、比較的電気抵抗の高い材料で形成されることがあります。相互接続が到達できる距離を延長するために、長い相互接続に沿ったさまざまなポイントに、バッファやリストアなどのさまざまな回路が挿入されることがあります。
相互接続プロパティ
相互接続の幾何学的特性は、幅、厚さ、間隔 (相互接続と、同じレベルの別の相互接続との間の距離)、ピッチ (幅と間隔の合計)、およびアスペクト比、つまり AR (厚さを幅で割った値) です。幅、間隔、AR、そして最終的にはピッチは、相互接続 (および IC) が、選択されたテクノロジによって妥当な歩留まりで製造できることを保証する設計ルールによって、最小値と最大値が制約されます。幅は、最小幅の相互接続が破損しないように、また最大幅の相互接続が化学機械研磨(CMP) によって平坦化できるように制約されます。間隔は、隣接する相互接続が導電性材料のブリッジなしで製造できるように制約されます。厚さはテクノロジによってのみ決定され、アスペクト比は選択された幅と設定された厚さによって決定されます。複数のレベルの相互接続をサポートするテクノロジでは、連続するレベルの各グループ、または各レベルに、独自の設計ルール セットがあります。
IC 層を平坦化するための CMP が導入される前は、相互接続の設計ルールでは、下層の粗いトポロジーによって上に形成された相互接続が破損しないように、下位レベルよりも大きな最小幅とスペースが指定されていました。CMP の導入により、より微細な形状が可能になりました。
AR は重要な要素です。従来のプロセスで相互接続構造を形成する技術では、相互接続を作成するエッチングと、相互接続間の隙間を誘電体で埋める誘電体堆積が正常に行われるように、AR が制限されます。ダマシン プロセスで相互接続構造を形成する技術では、AR によって、トレンチのエッチング、バリア メタル (必要な場合) の堆積、および相互接続材料が正常に行われる必要があります。
相互接続レイアウトは、相互接続の集合に適用される設計ルールによってさらに制限されます。特定の領域に対して、CMP に依存するテクノロジには、 IC 全体の相互接続密度の許容可能な変動を保証するための密度ルールがあります。これは、CMP が材料を除去する速度は材料の特性によって異なり、相互接続密度の大きな変動は、ディッシングの可能性がある大きな誘電体領域をもたらし、平坦性が低下する可能性があるためです。許容可能な密度を維持するために、ダミー相互接続(またはダミー ワイヤ) が、相互接続密度に余裕のある領域に挿入されます。
歴史的に、相互接続は直線で配線され、移動方向から 45° 離れた位置に整列したセクションを使用して方向を変えることができました。IC 構造のジオメトリが小さくなるにつれて、許容できる歩留まりを得るために、相互接続の方向に制限が課されました。最初は、グローバル相互接続のみが制限の対象であり、東西または南北に整列した直線で配線する必要がありました。配線を容易にするために、相互接続の交互のレベルは同じ配置で配線され、方向の変更はビアを介して下位または上位レベルの相互接続に接続することで実現されました。ローカル相互接続、特に最下位レベル (通常はポリシリコン) は、より高いパッキング密度を実現するために、配線オプションのより任意の組み合わせを想定できます。
材料
IC で最も一般的に使用されている半導体であるシリコンICでは、最初の相互接続はアルミニウムで作られていました。アルミニウムは堆積が容易で、シリコンや二酸化ケイ素への接着性が高いため、相互接続に最適な材料でした。Al 相互接続は、物理蒸着法または化学蒸着法によって堆積されます。当初はウェット エッチングによってパターン化されていましたが、後にさまざまなドライ エッチング技術によってパターン化されました。
当初は純粋なアルミニウムが使用されていましたが、1970 年代までに、基板の互換性、接合スパイク、信頼性の懸念 (主にエレクトロマイグレーションに関するもの)により、シリコン、銅、またはその両方を含むアルミニウムベースの合金の使用を余儀なくされました。1990 年代後半までに、アルミニウムの高い抵抗率と、継続的なフィーチャ サイズの縮小によって強制された相互接続構造の狭い幅が相まって、相互接続構造の抵抗が非常に高くなりました。これにより、アルミニウムは銅相互接続に置き換えられました。
シリコンとは異なる応用分野（モノリシックマイクロ波 ICなど）で主に使用されているガリウムヒ素（GaAs） ICでは、相互接続に使用される主な材料は金です。
パフォーマンスの向上
寄生容量によって生じる遅延ペナルティを低減するには、隣接する相互接続と異なるレベルの相互接続 (レベル間誘電体 [ILD]) を絶縁するために使用される誘電体材料の誘電率が可能な限り 1 に近い必要があります。このような材料の一種であるLow-κ 誘電体は、この目的のために 1990 年代後半から 2000 年代前半に導入されました。2019 年 1 月現在、最先端の材料は、高度に多孔質な構造、または大きな空気または真空ポケット (エアギャップ誘電体) の作成によって誘電率を非常に低いレベルまで下げています。これらの材料は機械的強度が低い場合が多く、結果として相互接続の最下位レベルに制限されます。下位レベルでの高密度の相互接続と最小限の間隔は、上位層のサポートに役立ちます。Intelは2014 年に14 nmテクノロジーでエアギャップ誘電体を導入しました。
マルチレベル相互接続
複雑な回路を持つ IC では、最小限の面積で回路を形成するために複数レベルの相互接続が必要です。2018 年現在、最も複雑な IC では 15 層を超える相互接続が採用されています。各レベルの相互接続は、誘電体層によって互いに分離されています。異なるレベルの相互接続を垂直に接続するには、ビアが使用されます。チップの最上層には、最も厚く、幅が広く、間隔が最も広い金属層があるため、これらの層の配線の抵抗は最も少なく、RC 時定数も最も小さくなります。そのため、これらの層は電源およびクロック分配ネットワークに使用されます。トランジスタに最も近いチップの最下層の金属層には、細く、幅が狭く、密集した配線があり、ローカル相互接続にのみ使用されます。層を追加するとパフォーマンスが向上する可能性がありますが、層を追加すると歩留まりが低下し、製造コストも増加します。[1]単一の金属層を持つ IC では、通常、1 つの信号が別の信号を横切る必要がある場合に、ポリシリコン層を使用して「ジャンプ」します。
DRAMコンデンサを形成するために使用されるプロセスでは、表面が粗く起伏しているため、金属相互接続層を追加しても良好な歩留まりを維持することが困難になります。
1998年、最先端のDRAMプロセスには4つの金属層があり、最先端のロジックプロセスには7つの金属層がありました。[2]
2002年には、5層または6層の金属相互接続が一般的でした。[3]
2009年、1G ビットDRAMには通常3層の金属配線があり、第1層はタングステン、上層はアルミニウムでした。[4] [5]
参照
参考文献
- ^ DeMone, Paul (2004)。「信じられないほど小さくなるCPU」。
- ^ 1998. Kim, Yong-Bin; Chen, Tom W. (1996 年 5 月 15 日).統合 DRAM/ロジック技術の評価. 1996 IEEE 国際回路およびシステムシンポジウム. 世界をつなぐ回路とシステム. アトランタ、米国. pp. 133–36. doi :10.1109/ISCAS.1996.541917.
- ^ Rencz, M. (2002). 「IC テクノロジ入門」(PDF) 。2012 年 4 月 26 日時点のオリジナル(PDF)からアーカイブ。
- ^ Jacob, Bruce; Ng, Spencer; Wang, David (2007). 「セクション 8.10.2: DRAM 最適化プロセスとロジック最適化プロセスの比較」メモリ システム: キャッシュ、DRAM、ディスク。 Morgan Kaufmann。p. 376。ISBN 9781558601369。
- ^ Choi, Young (2009). 「50nm DRAMアリーナで戦いが始まる」。2012年4月6日時点のオリジナルよりアーカイブ。2019年1月8日閲覧。
- Harris, David Money; Weste, Neil (2011)。CMOS VLSI 設計: 回路とシステムの観点(第 4 版)。Addison Wesley。ISBN 9780321547743。
- Shwartz, Geraldine Cogin (2006)。Shwartz, Geraldine C.、Srikrishnan, Kris V. (編)。半導体相互接続技術ハンドブック(第 2 版)。CRC Press。ISBN 9781420017656。