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 ヒートシンクなしの Xeon Phi 5100 | |
| 一般情報 | |
|---|---|
| 発売 | 2010 |
| 製造中止 | 2020年[1] |
| 販売元 | インテル |
| デザイン： | インテル |
| 共通メーカー |
|
| パフォーマンス | |
| 最大CPU クロックレート | 1.053GHz～1.7GHz |
| キャッシュ | |
| L1キャッシュ | コアあたり32 KB |
| L2キャッシュ | コアあたり512 KB |
| アーキテクチャと分類 | |
| 応用 | スーパーコンピュータ 高性能コンピューティング |
| テクノロジーノード | 45 nm トランジスタから14 nm トランジスタ(トライゲート) |
| マイクロアーキテクチャ | ララビー |
| 命令セット | x86-16（コプロセッサフォームファクタを除く）、IA-32、x86-64 [2] |
| 拡張機能 | |
| 物理的仕様 | |
| コア |
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| メモリ（RAM） |
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| ソケット | |
| 製品、モデル、バリエーション | |
| コア名 |
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| モデル |
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Xeon Phi [3]は、 Intelが設計・製造したx86 メニーコアプロセッサの廃止されたシリーズです。スーパーコンピュータ、サーバー、ハイエンドワークステーションでの使用を目的としていました。そのアーキテクチャは、OpenMPなどの標準プログラミング言語とアプリケーションプログラミングインターフェイス（API）の使用を可能にしました。[4] [5]
Xeon Phiは2010年に発売されました。元々はIntel [6]の以前のGPU設計（コードネーム「Larrabee」 ）に基づいていたため（2009年にキャンセルされました）、[7] GPUとアプリケーション領域を共有していました。Xeon PhiとNvidia TeslaなどのGPGPUの主な違いは、x86互換のコアを備えたXeon Phiは、より少ない変更で、元々標準のx86 CPUを対象としたソフトウェアを実行できることです。
当初はPCI Expressベースのアドオンカードの形で提供されていましたが、 Knights Landingというコードネームの第2世代製品が2013年6月に発表されました。[8]これらの第2世代チップは、単なるアドインカードとしてではなく、スタンドアロンCPUとしても使用できます。
2013年6月、広州国家スーパーコンピュータセンター（NSCC-GZ）の天河2号スーパーコンピュータが世界最速のスーパーコンピュータ（2023年6月現在、第10位[10] ）として発表されました[9]。このスーパーコンピュータは、Intel Xeon PhiコプロセッサとIvy Bridge -EP Xeon E5 v2プロセッサを搭載し、33.86ペタフロップスを達成しました[11] 。[アップデート]
Xeon Phi製品ラインは、NvidiaのTeslaおよびAMD Radeon InstinctのディープラーニングおよびGPGPUカードラインと直接競合していました。需要不足とIntelの10nmノードの問題により、生産中止となりました。[12]
歴史
背景
Larrabeeマイクロアーキテクチャ（2006年から開発中[14] ）は、 x86アーキテクチャベースのプロセッサ設計に非常に広い（512ビット）SIMDユニットを導入し、リングバスを介してメモリに接続されたキャッシュコヒーレントマルチプロセッサシステムに拡張しました。各コアは4ウェイマルチスレッドに対応していました。この設計はGPUと汎用コンピューティングの両方を想定していたため、Larrabeeチップにはテクスチャサンプリング用の専用ハードウェアも含まれていました。[15] [16] Larrabee研究プロジェクトから直接小売用GPU製品を製造するプロジェクトは、2010年5月に終了しました。[17]
インテルが当時行っていた、マルチコアプロセッサ上にx86アーキテクチャを実装した別の研究プロジェクトは、「シングルチップクラウドコンピュータ」（プロトタイプは2009年に発表された[18]）である。これは、複数の独立したコアを備えた単一チップ上にクラウドコンピューティングコンピュータデータセンターを模倣した設計である。プロトタイプ設計には、エネルギー効率を最大化するためにコアの選択的な周波数と電圧制御のためのハードウェアサポートを備えたチップあたり48個のコアが含まれており、チップ間メッセージング用のメッシュネットワークが組み込まれていた。この設計にはキャッシュコヒーレントコアがなく、設計をより多くのコアに拡張できるようにする原理に重点が置かれていた。[19]
テラフロップス研究チップ（プロトタイプは2007年に発表された[20]）は、コアごとに2つの浮動小数点ユニットを備えた実験的な80コアチップで、 x86アーキテクチャではなく96ビットのVLIWアーキテクチャを実装しています。 [21]このプロジェクトでは、コア間の通信方法、チップごとの電力管理を調査し、 62Wの電力消費で3.16GHzで1.01TFLOPSを達成しました。 [22] [23]
ナイツフェリー
インテルのMany Integrated Core (MIC)プロトタイプボードであるKnights Ferryは、コードネームAubrey Isleのプロセッサを搭載しており、2010年5月31日に発表されました。この製品は、Larrabeeプロジェクトやシングルチップクラウドコンピュータなどのインテルの研究成果の派生製品であると発表されました。[24] [25]
開発製品は、コアあたり最大 1.2 GHz で 4 つのスレッドを持つ 32 個のインオーダー コア、2 GB GDDR5 メモリ、[26]、8 MB コヒーレント L2 キャッシュ (コアあたり 256 KB、32 KB L1 キャッシュ)、および約 300 W の電力要件を備えた PCIe カードとして提供され、[26] 45 nm プロセスで構築されました。[27] Aubrey Isleコアでは、1,024 ビットのリング バス (512 ビット双方向) がプロセッサをメイン メモリに接続します。[28]シングル ボードのパフォーマンスは 750 GFLOPS を超えています。[27]プロトタイプ ボードは単精度浮動小数点命令のみをサポートしています。[29]
初期の開発者には、 CERN、韓国科学技術情報研究院（KISTI）、ライプニッツスーパーコンピューティングセンターが含まれていました。プロトタイプボードのハードウェアベンダーには、IBM、SGI、HP、Dellなどが含まれていました。[30]
ナイツコーナー
Knights Corner製品ラインは、チップあたり50以上のコアを備えたIntelのトライゲート技術を使用して22nmプロセスサイズで製造されており、Intel初のマルチコア商用製品です。[24] [27]
2011年6月、SGIはインテルとの提携を発表し、同社の高性能コンピューティング製品にMICアーキテクチャを採用した。[31] 2011年9月、テキサス先端コンピューティングセンター（TACC）が10ペタフロップスのスーパーコンピューター「スタンピード」にナイツコーナーカードを採用し、8ペタフロップスの計算能力を提供することが発表された。[32]「スタンピード：包括的なペタスケールコンピューティング環境」によると、「第2世代のインテル（ナイツランディング）MICは利用可能になり次第追加され、スタンピードの総合ピーク性能は少なくとも15ペタフロップスに向上する」とのことである。[33]
2011年11月15日、インテルはKnights Cornerプロセッサの初期のシリコンバージョンを公開した。[34] [35]
2012年6月5日、インテルはKnights Cornerに関するオープンソースソフトウェアとドキュメントをリリースした。[36]
2012年6月18日、インテルは2012年ハンブルク国際スーパーコンピューティング会議で、Xeon Phiが同社のMany Integrated Coreアーキテクチャに基づくすべての製品に使用されるブランド名になると発表しました。 [3] [37] [38] [ 39] [40] [41] [42] 2012年6月、クレイは22nmの「Knight's Corner」チップ（「Xeon Phi」ブランド）を「Cascade」システムのコプロセッサとして提供すると発表しました。[43] [44]
2012年6月、ScaleMPは、Xeon Phiを透過的なプロセッサ拡張機能として使用できる仮想化アップデートを発表しました。これにより、コードを変更することなく、従来のMMX / SSEコードを実行できるようになりました。[45] Intel Xeon Phiコプロセッサのコアの重要なコンポーネントは、ベクトル処理ユニット（VPU）です。[46] VPUは、正式にはIntel Initial Many Core Industries（Intel IMCI）と呼ばれる、新しい512ビットSIMD命令セットを備えています。したがって、VPUは1サイクルあたり16の単精度（SP）または8の倍精度（DP）演算を実行できます。 VPUはFused Multiply-Add（FMA）命令もサポートしているため、1サイクルあたり32のSPまたは16のDP浮動小数点演算を実行できます。 また、整数もサポートしています。 VPUは、逆数、平方根、対数などの演算を実行できるExtended Math Unit（EMU）も備えているため、これらの演算を高帯域幅でベクトル形式で実行できます。 EMU はこれらの関数の多項式近似を計算することによって動作します。
2012 年 11 月 12 日、Intel は 22 nm プロセス サイズを使用する 2 つの Xeon Phi コプロセッサ ファミリ、Xeon Phi 3100 と Xeon Phi 5110P を発表しました。[47] [48] [49] Xeon Phi 3100は、300Wで240GB/sのメモリ帯域幅で1テラFLOPS以上の倍精度浮動小数点命令を実行することができます。 [47] [48] [49] Xeon Phi 5110Pは、225Wで320GB/sのメモリ帯域幅で1.01テラFLOPSの倍精度浮動小数点命令を実行することができます。[47] [48] [49] Xeon Phi 7120Pは、300Wで352GB/sのメモリ帯域幅で1.2テラFLOPSの倍精度浮動小数点命令を実行することができます。
2013年6月17日、TOP500は天河2号スーパーコンピュータを世界最速のコンピュータとして発表した[9]。天河2号はインテルのIvy Bridge XeonおよびXeon Phiプロセッサを使用し、33.86ペタフロップスを達成した。2年半にわたりリストで最速のコンピュータであり、最後に記録されたのは2015年11月であった[50] 。
デザインとプログラミング
Knights Cornerのコアは、オリジナルのPentiumで使用されていたP54C設計の修正版に基づいています。 [51] Intel MICアーキテクチャの基礎は、既存の並列化ソフトウェアツールを使用できるx86互換のマルチプロセッサアーキテクチャを作成することでx86の遺産を活用することです。[27]プログラミングツールには、 OpenMP、[52] OpenCL、[53] Cilk / Cilk Plus、およびIntelのFortran、C++ [54]および数学ライブラリの特殊バージョンが含まれます。[55]
Larrabeeプロジェクトから継承された設計要素には、x86 ISA、コアあたり4ウェイSMT、512ビットSIMDユニット、32KB L1命令キャッシュ、32KB L1データキャッシュ、コヒーレントL2キャッシュ（コアあたり512KB [56]）、プロセッサとメモリを接続する超ワイドリングバスなどがあります。
Knights Corner 512ビットSIMD命令は、AVX-512拡張機能と多くの組み込み関数を共有しています。命令セットのドキュメントは、KNCという拡張機能名でIntelから入手できます。[57] [58] [59] [60]
ナイツランディング
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インテルの第2世代MICアーキテクチャ製品のコード名。[33]インテルは、2013年6月17日に第2世代Intel Xeon Phi製品の詳細を公式に発表しました。[11]インテルによると、次世代のIntel MICアーキテクチャベースの製品は、コプロセッサまたはホストプロセッサ（CPU）の2つの形式で提供され、インテルの14nmプロセステクノロジーを使用して製造される予定です。Knights Landing製品には、大幅に高いメモリ帯域幅を実現する統合オンパッケージメモリが含まれます。
Knights Landingには、コアあたり4つのスレッドを備えた最大72個のAirmont（Atom）コアがあり、[75] [76] LGA 3647ソケット[77]を使用して、最大384 GBの「遠い」DDR4 2133 RAMと、 ハイブリッドメモリキューブのバージョンである8～16 GBの積み重ねられた「近い」3D MCDRAMをサポートします。各コアには2つの512ビットベクターユニットがあり、AVX-512 SIMD命令、具体的にはIntel AVX-512 競合検出命令（AVX-512CD）を備えたIntel AVX-512基礎命令（AVX-512F）、Intel AVX-512 指数および逆数命令（AVX-512ER）、およびIntel AVX-512 プリフェッチ命令（AVX-512PF）をサポートしています。IMCIのサポートはAVX-512に置き換えられました。[78]
国立エネルギー研究科学計算センターは、最新のスーパーコンピューティングシステム「Cori」のフェーズ2でKnights Landing Xeon Phiコプロセッサを使用すると発表しました。[79]
2016年6月20日、インテルはKnights Landingアーキテクチャに基づくIntel Xeon Phi製品ファミリーx200を発表し、従来のシミュレーションワークロードだけでなく機械学習への適用性も強調した。[80] [81]発表時に発表されたモデルラインナップには、ブート可能なフォームファクターのXeon Phiのみが含まれていたが、その2つのバージョン、つまり標準プロセッサーと統合されたIntel Omni-Pathアーキテクチャファブリックを備えたプロセッサーが含まれていた。[82]後者はモデル番号の末尾にFが付く。統合ファブリックは、個別の高性能ネットワークカードよりも低コストで優れたレイテンシを提供することが期待されている。[80]
2016年11月14日、 TOP500の第48回リストには、トップ10にKnights Landingを使用する2つのシステムが含まれていました。[83]
Knight's LandingのPCIeベースのコプロセッサバリアントは一般市場に提供されることはなく、2017年8月までに製造中止となった。[84]これには7220A、7240P、7220Pコプロセッサカードが含まれていた。
インテルは2018年夏にKnights Landingの生産を中止すると発表した。[85]
モデル
すべてのモデルは、1つまたは2つのコアで動作しているときに、ベース周波数に200MHzを追加してピーク速度までブーストできます。3つのコアから最大数のコアで動作している場合、チップはベース周波数より100MHzだけブーストできます。すべてのチップは、200MHz低下した周波数で高AVXコードを実行します。[86]
ナイツミル
Knights Millは、ディープラーニングに特化したIntelのXeon Phi製品のコードネームであり、[99] 2017年12月に最初にリリースされました。 [100] Knights Landingと仕様はほぼ同じですが、Knights MillにはAVX-512命令をより有効に活用するための最適化が含まれています。単精度および可変精度の浮動小数点性能が向上しましたが、倍精度浮動小数点性能は低下しました。
- モデル
ナイツヒル
Knights Hillは、IntelがSC14で初めて詳細を発表した第3世代MICアーキテクチャのコードネームでした。[101]これは10nmプロセスで製造される予定でした。[102]
ナイツヒルは、アルゴンヌ国立研究所に配備される米国エネルギー省の オーロラスーパーコンピュータで使用されることが期待されていました。[103] [104]しかし、オーロラは機械学習に重点を置いた「高度なアーキテクチャ」の使用を優先して延期されました。[105] [106]
2017年、インテルは、将来のエクサスケールコンピューティングを可能にするためにゼロから構築された別のアーキテクチャを採用するために、ナイツヒルをキャンセルしたと発表しました。この新しいアーキテクチャは現在、2020年から2021年にリリースされる予定です[更新が必要]。[107] [108]
プログラミング
あるパフォーマンスとプログラミング可能性の研究では、Xeon Phiで高いパフォーマンスを達成するには依然としてプログラマーの助けが必要であり、従来のプログラミングモデルを備えたコンパイラーに頼るだけでは不十分であると報告されています。 [109]ライフサイエンス[110]やディープラーニング[111]などのさまざまな分野での他の研究では、 Xeon PhiのスレッドおよびSIMD並列処理を利用することで大幅な高速化が達成されることが示されています。
競合他社
- HPC市場における直接的な競合相手であるNvidia Tesla [112]
- AMD Radeon ProとAMD Radeon InstinctはHPC市場における直接の競合相手
参照
- テキサス先端計算センター - 「スタンピード」スーパーコンピュータにはXeon Phiチップが組み込まれている。[113]スタンピードは10ペタフロップスの性能がある。[113]
- AVX-512
- セル（マイクロプロセッサ）
- インテル テラスケール
- 超並列
- ゼオン
参考文献
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外部リンク
Wikimedia Commons には、Xeon Phiに関連するメディアがあります。
- Intel ページ: Intel Xeon Phi プロセッサー
- チップス＆チーズ、2022年12月8日、ナイツランディング：AVX-512搭載のアトム