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集積回路（IC）において、相互接続は、トランジスタなどの2つ以上の回路要素を電気的に接続する構造です。IC上の相互接続の設計とレイアウトは、ICの適切な機能、性能、電力効率、信頼性、および製造歩留まりに不可欠です。相互接続に使用される材料は、多くの要因に依存します。半導体基板および相互接続層間の誘電体との化学的および機械的適合性が必要であり、そうでない場合はバリア層が必要になります。製造への適合性も必要です。一部の化学組成やプロセスでは、材料と単位プロセスをIC製造のためのより大きな技術（レシピ）に統合することができません。製造においては、相互接続は、基板上にトランジスタが製造された後、バックエンド・オブ・ライン（BEOL）で形成されます。
相互接続は、伝送可能な信号距離に応じて、ローカル相互接続とグローバル相互接続に分類されます。相互接続の幅と厚さ、および構成材料は、信号が伝送できる距離を決定する重要な要素です。ローカル相互接続は、10個程度のトランジスタで隔てられたトランジスタなど、非常に近接した回路要素を接続します。グローバル相互接続は、大面積のサブ回路など、より遠くまで信号を伝送できます。そのため、ローカル相互接続は、多結晶シリコン（伝送距離を延長するためにシリサイド化される場合もある）やタングステンなど、比較的高い電気抵抗率を持つ材料で形成されることがあります。相互接続の伝送距離を延長するために、長い相互接続に沿って、バッファや復元回路などのさまざまな回路を挿入することができます。
相互接続の幾何学的特性は、幅、厚さ、間隔（同じレベルの相互接続間の距離）、ピッチ（幅と間隔の合計）、およびアスペクト比（AR）（厚さを幅で割った値）です。幅、間隔、AR、そして最終的にはピッチは、相互接続（ひいてはIC）が選択された技術で妥当な歩留まりで製造できることを保証する設計ルールによって、最小値と最大値が制限されます。幅は、最小幅の相互接続で断線が発生しないように、また最大幅の相互接続は化学機械研磨（CMP）によって平坦化できるように制限されます。間隔は、隣接する相互接続が導電性材料のブリッジなしで製造できるように制限されます。厚さは技術のみによって決定され、アスペクト比は選択された幅と設定された厚さによって決定されます。複数のレベルの相互接続をサポートする技術では、連続するレベルの各グループ、または各レベルに独自の設計ルールセットがあります。
IC層の平坦化にCMPが導入される以前は、相互接続部の設計規則では、下層の粗いトポロジーが上に形成される相互接続部の断線を引き起こさないように、下層よりも大きな最小幅と間隔を規定していた。CMPの導入により、より微細な形状が可能になった。
AR（反射防止）は重要な要素です。従来のプロセスで相互接続構造を形成する技術では、相互接続を形成するエッチングと、相互接続間の空隙を誘電体で埋める誘電体堆積が確実に成功するように、ARは制限されます。ダマシンプロセスで相互接続構造を形成する技術では、トレンチのエッチング、バリア金属（必要な場合）、および相互接続材料の堆積が確実に成功するように、ARは許容範囲内である必要があります。
相互接続レイアウトは、相互接続の集合に適用される設計ルールによってさらに制約されます。CMPに依存する技術では、特定の領域において、 IC全体の相互接続密度のばらつきを許容範囲内に抑えるための密度ルールが設けられています。これは、CMPによる材料除去速度が材料の特性に依存し、相互接続密度のばらつきが大きいと、誘電体が凹む領域が大きくなり、平面度が低下する可能性があるためです。許容可能な密度を維持するために、相互接続密度に余裕のある領域にはダミー相互接続（またはダミーワイヤ）が挿入されます。
歴史的に、相互接続は直線状に配線され、進行方向から 45° ずれた位置に配置されたセクションを使用することで方向を変更することができました。IC 構造のジオメトリが小さくなるにつれて、許容可能な歩留まりを得るために、相互接続の方向に制限が課されました。当初は、グローバル相互接続のみが制限の対象となり、東西または南北に直線状に配線されました。配線を容易にするために、相互接続の交互のレベルは同じ配置で配線され、ビアを介して下位または上位のレベルの相互接続に接続することで方向の変更が実現されました。ローカル相互接続、特に最下位レベル (通常はポリシリコン) は、より高いパッキング密度を実現するために、より任意の配線オプションの組み合わせを採用することができました。
集積回路（IC）において最も一般的に使用されている半導体であるシリコンICでは、最初の相互接続線はアルミニウムで作られていました。アルミニウムは、成膜が容易で、シリコンや二酸化ケイ素との密着性が高いため、相互接続線として理想的な材料でした。アルミニウムの相互接続線は、物理蒸着法または化学蒸着法によって成膜されます。当初は湿式エッチングによってパターン形成されていましたが、後に様々な乾式エッチング技術が用いられるようになりました。
当初は純アルミニウムが使用されていましたが、1970年代までに、基板適合性、接合部スパイク、信頼性（主にエレクトロマイグレーション）に関する懸念から、シリコン、銅、またはその両方を含むアルミニウム合金の使用が余儀なくされました。1990年代後半には、アルミニウムの高い抵抗率と、継続的な微細化によって生じる相互接続構造の狭幅化が相まって、相互接続構造の抵抗が極めて高くなり、アルミニウムは銅の相互接続に置き換えられることになりました。
ガリウムヒ素（GaAs）ICは、シリコンとは異なる応用分野（例えばモノリシックマイクロ波IC ）で主に使用されており、相互接続に使用される主要な材料は金です。
寄生容量による遅延ペナルティを低減するために、隣接する相互接続と異なるレベルの相互接続を絶縁するために使用される誘電体材料（レベル間誘電体 [ILD]）は、誘電率が1にできるだけ近いものである必要があります。このような材料のクラスである低κ誘電体は、この目的のために1990年代後半から2000年代初頭に導入されました。2019年1月現在、最も先進的な材料は、高多孔性構造、または実質的な空気または真空ポケット（エアギャップ誘電体）の作成によって誘電率を非常に低いレベルまで低減しています。これらの材料は機械的強度が低いことが多く、結果として最も低いレベルの相互接続に限定されます。下位レベルの相互接続の高密度と最小限の間隔は、上位層を支えるのに役立ちます。インテルは2014年に14nm テクノロジーでエアギャップ誘電体を導入しました。
複雑な回路を持つ IC では、最小限の面積の回路を形成するために、複数のレベルの相互接続が必要です。2018 年現在、最も複雑な IC では、15 層を超える相互接続を持つ場合があります。各レベルの相互接続は、誘電体の層によって互いに分離されています。異なるレベルの相互接続間で垂直接続を行うために、ビアが使用されます。チップの最上層は、最も厚く、最も幅広く、最も広く分離された金属層を持ち、これらの層のワイヤの抵抗が最小でRC 時定数が最小になるため、電源およびクロック分配ネットワークに使用されます。トランジスタに最も近いチップの最下層の金属層は、細く狭く、密に配置されたワイヤを持ち、ローカル相互接続にのみ使用されます。層を追加すると、潜在的にパフォーマンスが向上する可能性がありますが、層を追加すると歩留まりが低下し、製造コストも増加します。[ 1 ]単一の金属層を持つ IC では、通常、ある信号が別の信号を横切る必要があるときに、ポリシリコン層を使用して「ジャンプ」します。
DRAMコンデンサの製造工程では、表面が粗く起伏に富んだ形状になるため、金属配線層を追加しても良好な歩留まりを維持することが困難になる。
1998年当時、最先端のDRAMプロセスは4つの金属層を持ち、最先端のロジックプロセスは7つの金属層を持っていた。[ 2 ]
2002年当時、5層または6層の金属相互接続が一般的だった。[ 3 ]
2009年当時、1 ギガビットDRAMは通常、3層の金属相互接続を備えており、第1層はタングステン、上層はアルミニウムであった。[ 4 ] [ 5 ]