電力最適化 (EDA)

電力最適化とは、電子設計自動化ツールを使用して、機能性を維持しながら、集積回路などのデジタル設計の電力消費を最適化 (削減) することです。

今日の設計の速度と複雑さが増すにつれ、超大規模集積回路(VLSI)チップの消費電力が大幅に増加します。この課題に対処するため、研究者は電力を削減するためのさまざまな設計手法を開発してきました。今日の IC は、1 億個を超えるトランジスタを備え、1 GHz を超えるクロック速度で動作するため、手動で電力を最適化すると非常に時間がかかり、エラーが発生する可能性が高くなります。コンピューター支援設計 (CAD) ツールと方法論は必須です。

相補型金属酸化膜半導体（CMOS）技術の成功につながった重要な特徴の 1 つは、その本質的な低消費電力でした。これは、回路設計者と電子設計自動化（EDA）ツールが、回路のパフォーマンスを最大化し、回路面積を最小化することに集中できることを意味します。CMOS 技術のもう 1 つの興味深い特徴は、優れたスケーリング特性です。これにより、フィーチャ サイズが着実に縮小し（ムーアの法則を参照）、より複雑なシステムを 1 つのチップに搭載し、より高いクロック周波数で動作できるようになりました。消費電力に関する懸念は、1980 年代後半に最初のポータブル電子システムが登場したときに発生しました。この市場では、バッテリー寿命が製品の商業的成功の決定的な要因です。ほぼ同時期に明らかになったもう 1 つの事実は、ダイ面積あたりのアクティブ要素の統合が増えると、集積回路のエネルギー消費が法外に大きくなるということでした。絶対的な電力レベルが高いと、経済的および環境的理由から望ましくないだけでなく、放熱の問題も生じます。デバイスを許容できる温度レベルで動作させ続けるには、過度の熱に対して高価な熱除去システムが必要になる場合があります。

これらの要因により、電力はパフォーマンスやダイ サイズと同等の主要な設計パラメータとして台頭してきました。実際、消費電力は CMOS テクノロジの継続的なスケーリングにおける制限要因と見なされています。この課題に対応するため、過去 10 年ほど、電力最適化の問題に対処するコンピュータ支援設計 (CAD) ツールの開発に重点的な研究が行われてきました。当初の取り組みは回路レベルとロジック レベルのツールに向けられました。このレベルの CAD ツールはより成熟しており、問題への対処もより適切だったためです。現在、CAD ツールの研究のほとんどは、その適用範囲の広さを考えると、全体的な影響がより大きくなる可能性のあるシステム レベルまたはアーキテクチャ レベルの最適化を対象としています。

最適化ツールとともに、回路の消費が何らかの目標値を満たしていることを示す絶対的な指標として、また設計空間の探索中にさまざまな選択肢の電力メリットを示す相対的な指標として、電力を見積もるための効率的な手法が必要です。

デジタル CMOS 回路の電力消費は、一般的に次の 3 つの要素で考えられます。

• ゲート出力における負荷容量の充電と放電に関連する動的電力コンポーネント。
• 短絡電源コンポーネント。出力ライン (CMOS ゲート) が 1 つの電圧レベルから別の電圧レベルに遷移する間、PMOS トランジスタと NMOS トランジスタの両方がオンになる期間があり、V _DDからグランドへのパスが作成されます。
• 静的電力成分は、リークによるもので、回路がスイッチングしていないときでも存在します。これは、主にトンネル効果によるゲート絶縁体を直接通したリークであるゲートからソースへのリークと、トンネル効果とサブスレッショルド伝導の両方に起因するソースからドレインへのリークの2 つの成分で構成されます。静的電力成分が総電力に占める割合は、ディープ サブマイクロメートル (DSM) 設計の現在の時代において急速に増加しています。

電力は、いくつかの詳細レベルで見積もることができます。抽象度が高いほど、処理速度が速くなり、より大きな回路を処理できますが、精度は低くなります。主なレベルは次のとおりです。

• SPICEなどの回路シミュレータを使用した回路レベルの電力推定
• 静的電力見積りでは入力ベクトルは使用されませんが、入力統計は使用される場合があります。静的タイミング解析に類似しています。
• ロジックレベルの電力見積もり。多くの場合、ロジック シミュレーションにリンクされます。
• レジスタ転送レベルでの分析。高速かつ大容量ですが、精度は劣ります。

回路レベルで電力消費を削減するために、さまざまな技術が使用されています。主なものは次のとおりです。

• トランジスタのサイズ設定: 電力が最小になるように各ゲートまたはトランジスタのサイズを調整します。
• 電圧スケーリング: 供給電圧が低いほど消費電力は少なくなりますが、速度は遅くなります。
• 電圧アイランド: 異なるブロックを異なる電圧で実行できるため、電力を節約できます。この設計方法では、異なる電源電圧を持つ 2 つのブロックが相互に通信するときに、レベル シフターの使用が必要になる場合があります。
• 可変 V _DD : 単一ブロックの電圧は動作中に変更できます。ブロックを高速化する必要がある場合は高電圧 (および高電力)、低速動作が許容される場合は低電圧になります。
• 複数のしきい値電圧: 最新のプロセスでは、異なるしきい値を持つトランジスタを構築できます。2 つ以上の異なるしきい値電圧を持つ CMOS トランジスタを組み合わせて使用​​することで、電力を節約できます。最も単純な形式では、2 つの異なるしきい値が使用可能で、一般的には High-Vt と Low-Vt と呼ばれています。ここで、Vt はしきい値電圧を表します。高しきい値トランジスタは低速ですが、リークが少なく、重要でない回路で使用できます。
• パワー ゲーティング: この技術では、ブロックがスイッチングしていないときに回路ブロックを遮断する高 Vtスリープ トランジスタを使用します。スリープ トランジスタのサイズは重要な設計パラメータです。この技術は、MTCMOS (マルチしきい値 CMOS) とも呼ばれ、スタンバイ電力またはリーク電力を削減し、Iddq テストも可能にします。
• ロングチャネル トランジスタ: 最小長を超えるトランジスタはリークが少なくなりますが、サイズが大きくなり、速度も遅くなります。
• スタッキングとパーキング状態: 論理ゲートは、論理的に同等の入力状態 (たとえば、NAND ゲートの 10 と 01) の間に異なるリークを発生する場合があります。ステート マシンは、特定の状態ではリークが少なくなる場合があります。
• ロジック スタイル: たとえば、動的ロジックと静的ロジックでは、速度と電力のトレードオフが異なります。

ロジック合成は、さまざまな方法で最適化して、消費電力を抑えることもできます。次の手順の詳細は、電力の最適化に大きな影響を与える可能性があります。

• クロックゲーティング
• 論理因数分解
• パスバランス
• テクノロジーマッピング
• 状態エンコーディング
• 有限状態機械の分解
• リタイミング

設計の電力目的と実装を指定する設計ファイルの作成に使用できるファイル形式があります。これらのファイルの情報により、EDA ツールは電力制御機能を自動的に挿入し、結果が目的と一致しているかどうかを確認できます。IEEE DASCは、 IEEE P1801ワーキング グループの形でこの形式を開発するための拠点を提供します。2006 年から 2007 年の最初の 2 か月間に、さまざまなツールをサポートするために、 Unified Power FormatとCommon Power Format の両方が開発されました。IEEE P1801ワーキング グループは、これら 2 つの標準の統合を実現することを目標に活動しています。

^{McPAT、 [1]、} Wattch、^[2]、Simplepower ^[3]など、アーキテクチャレベルの電力見積りをサポートするEDAツールがいくつか開発されています。

• 低消費電力のためのデータ構成

• 『Electronic Design Automation For Integrated Circuits Handbook』、Lavagno、Martin、Scheffer 著、ISBN 0-8493-3096-3上記の概要の元となった分野の調査（許可を得て掲載）。 
• Jan M. Rabaey、Anantha Chandrakasan、Borivoje Nikolic、「デジタル集積回路」第2版[1]、ISBN 0-13-090996-3、出版社：Prentice Hall