メディアに依存しないインターフェース

メディア独立インターフェイス( MII ) は、もともと、ファスト イーサネット( 100 Mbit/sなど)のメディア アクセス制御(MAC) ブロックをPHY チップに接続するための標準インターフェイスとして定義されました。MII はIEEE 802.3uによって標準化されており、さまざまな種類の PHY を MAC に接続します。メディア独立とは、異なるメディア (ツイスト ペア、光ファイバーなど) に接続するためのさまざまな種類の PHY デバイスを、MAC ハードウェアの再設計や交換なしに使用できることを意味します。したがって、ネットワーク信号伝送メディアに関係なく、任意の MAC を任意の PHY で使用できます。

MII は、プラグ可能なコネクタを使用して MAC を外部 PHY に接続したり、同じPCB上の PHY チップに直接接続したりするために使用できます。古い PC では、CNR コネクタタイプ B が MII 信号を伝送していました。

インターフェイス上のネットワーク データは、IEEEイーサネット標準を使用してフレーム化されます。したがって、ネットワーク データは、プリアンブル、開始フレーム デリミタ、イーサネット ヘッダー、プロトコル固有のデータ、巡回冗長検査(CRC) で構成されます。オリジナルの MII は、各方向に 4 ビットニブル(送信データ 4 ビット、受信データ 4 ビット) を使用してネットワーク データを転送します。データは 25 MHz でクロックされ、100 Mbit/s のスループットを実現します。オリジナルの MII 設計は、信号の削減と速度の向上をサポートするように拡張されました。現在のバリアントは次のとおりです。

• 縮小メディア独立インターフェース ( RMII )
• ギガビットメディア独立インターフェース ( GMII )
• 縮小ギガビットメディア独立インターフェース ( RGMII )
• シリアルメディア独立インタフェース（SMII）^[1]
• シリアルギガビットメディア独立インタフェース（シリアルGMII、SGMII）
• ハイシリアルギガビットメディア独立インターフェース（HSGMII）
• クアッドシリアルギガビットメディア独立インターフェース（QSGMII）
• ペンタシリアルギガビットメディア独立インターフェース（PSGMII）
• 10ギガビットメディア独立インターフェース（XGMII）

管理データ入出力(MDIO) シリアル バスは、MAC と PHY 間で管理情報を転送するために使用される MII のサブセットです。電源投入時に、自動ネゴシエーションを使用して、MDIO インターフェイス経由で設定を変更しない限り、PHY は通常、接続されているものに適応します。

標準MIIには、いくつかのレジスタセットがあります: ^{[2] : セクション22.2.4「管理機能」}

• 基本モード構成 (#0)
• ステータスワード（#1）
• PHY 識別子 (#2、#3)
• 自動ネゴシエーション広告（#4）
• 自動ネゴシエーション リンク パートナー ベース ページ機能 (#5)
• 自動ネゴシエーションの拡張（#6）
• 自動ネゴシエーション次のページ送信 (#7)
• 自動ネゴシエーション リンク パートナーが次のページを受信しました (#8)
• マスタースレーブ制御レジスタ（#9）
• マスタースレーブステータスレジスタ（#10）
• PSE制御レジスタ（#11）
• PSEステータスレジスタ（#12）
• MMD アクセス制御レジスタ (#13)
• MMD アクセス アドレス データ レジスタ (#14)

レジスタ #15 は予約済みです。レジスタ #16 から #31 はベンダー固有です。これらのレジスタは、デバイスの設定と現在の動作モードの照会に使用されます。^{[詳細な説明が必要]}

MIIステータスワードは、イーサネットNICがネットワークに接続されているかどうかを検出するために使用できるため、最も有用なデータです。これには、次の情報を含むビットフィールドが含まれています: ^{[2] : セクション22.2.4.2.2「100BASE-X全二重機能」}

送信クロックは、リンク速度 ( 100 Mbit/sの場合は 25 MHz、 10 Mbit/sの場合は 2.5 MHz ) に基づいて PHY によって生成されるフリーランニング クロックです。残りの送信信号は、TX_CLK の立ち上がりエッジで MAC によって同期的に駆動されます。この配置により、MAC はリンク速度を意識せずに動作できます。送信イネーブル信号は、フレーム送信中はハイに保持され、送信機がアイドル状態のときはローに保持されます。

フレーム送信中に 1 クロック期間以上送信エラーが発生することがあります。これは、フレームが有効として受信されないように、フレームを何らかの目に見える方法で意図的に破損するように PHY に要求するためです。これは、送信がすでに開始された後に何らかの問題が検出された場合に、フレームを中止するために使用できます。MAC は、この機能を必要としない場合は信号を省略できます。その場合、信号は PHY に対して低レベルに固定する必要があります。

最近では、フレーム送信外で送信エラーを発生させることで、送信データ ラインが特殊目的のシグナリングに使用されていることを示すようになりました。具体的には、データ値 0b0001 (TX_EN が低く、TX_ER が高の状態で継続的に保持される) は、EEE対応 PHY に低電力モードに入るように要求するために使用されます。

最初の 7 つの受信信号は送信信号と完全に類似していますが、RX_ER はオプションではなく、受信信号を有効なデータにデコードできなかったことを示すために使用されます。受信クロックは、フレーム受信中に着信信号から復元されます。クロックを復元できない場合 (つまり、メディアがサイレントの場合)、PHY は代わりにフリーランニング クロックを提示する必要があります。

受信データ有効信号 (RX_DV) は、フレームの開始時にすぐにハイになる必要はありませんが、受信データに「フレーム区切りの開始」バイトが含まれるように、時間内にハイになる必要があります。プリアンブル ニブルの一部が失われる場合があります。

送信と同様に、フレーム外で RX_ER を発生させることは特別なシグナリングに使用されます。受信の場合、2 つのデータ値が定義されています。リンク パートナーが EEE 低電力モードであることを示す 0b0001 と、誤ったキャリア表示を示す 0b1110 です。

CRS 信号と COL 信号は受信クロックとは非同期であり、半二重モードでのみ意味を持ちます。キャリア センスは、送信中、受信中、またはメディアが使用中であると検知されたときにハイになります。衝突が検出されると、衝突が続く間は COL もハイになります。

さらに、MAC は COL 信号を弱くプルアップし、COL が高で CRS が低 (PHY では決して生成されない) の組み合わせが、PHY が存在しない/切断されていることを示すものとして機能できるようにします。

MDC と MDIO は、 I²Cに似た同期シリアル データ インターフェイスを構成します。I²C と同様に、インターフェイスはマルチドロップ バスであるため、MDC と MDIO は複数の PHY 間で共有できます。

インターフェイスには 18 個の信号が必要ですが、そのうち複数の PHY で共有できるのは 2 個 (MDIO と MDC) のみです。これは、特にマルチポート デバイスの場合に問題となります。たとえば、MII を使用する 8 ポート スイッチには、8 × 16 + 2 = 130 個の信号が必要になります。

RMII (Reduced media-independent interface) は、PHY を MAC に接続するために必要な信号の数を減らすために開発された標準です。ピン数を減らすと、特に MAC を内蔵したマイクロコントローラ、 FPGA、マルチポート スイッチまたはリピータ、PC マザーボード チップセットなどのネットワーク ハードウェアのコストと複雑さが軽減されます。これを実現するために、MII 標準と比較して 4 つの点が変更されました。これらの変更により、RMII は MII と比較して約半分の信号数を使用することになります。

• 2 つのクロック TXCLK と RXCLK は、1 つのクロックに置き換えられます。このクロックは出力ではなく PHY への入力であるため、スイッチなどのマルチポート デバイス内のすべての PHY 間でクロック信号を共有できます。
• クロック周波数は 25 MHz から 50 MHz に倍増し、データ パスは 4 ビットから 2 ビットに狭められます。
• RXDV 信号と CRS 信号は 1 つの信号に多重化されます。
• COL信号が削除されます。

MDC と MDIO は複数の PHY 間で共有できます。

受信信号は送信信号と同様に REF_CLK を参照します。

このインターフェースには 9 つの信号が必要ですが、MII には 18 個の信号が必要です。マルチポート デバイスでは、この 9 つの信号のうち、MDIO、MDC、および REF_CLK を共有できるため、ポートごとに 6 個または 7 個のピンが残ります。

RMII には50 MHz のクロックが必要ですが、MII には25 MHz のクロックが必要です。データは、MII の場合は一度に 4 ビット、SNI ( 10 Mbit/sのみ) の場合は一度に 1 ビットであるのに対し、2 ビットずつ出力されます。データは立ち上がりエッジでのみサンプリングされます (つまり、ダブル ポンプではありません )。

REF_CLK は、100 Mbit/sモードと10 Mbit/sモードの両方で 50 MHz で動作します。送信側 (PHY または MAC) は、 10 Mbit/sモードでは 10 クロック サイクルの間すべての信号を有効に保つ必要があります。受信側 (PHY または MAC) は、 10 Mbit/sモードでは 10 サイクルごとにのみ入力信号をサンプリングします。

インターフェースが全二重モードか半二重モードかを定義する信号はありませんが、MAC と PHY の両方が同意する必要があります。これは、シリアル MDIO/MDC インターフェースを介して通信する必要があります。また、インターフェースが 10 Mbit/s モードか100 Mbit/sモードかを定義する信号もないため、これも MDIO/MDC インターフェースを使用して処理する必要があります。RMII コンソーシアム仕様のバージョン 1.2 では、MDIO/MDC インターフェースは IEEE 802.3u の MII に指定されているものと同一であると規定されています。IEEE 802.3 の現在のリビジョンでは、リンクの速度とデュプレックス モードをネゴシエートおよび構成するための標準 MDIO/MDC メカニズムが指定されていますが、古い PHY デバイスは標準の旧バージョンに対して設計されている可能性があり、そのため、速度とデュプレックスの設定に独自の方法を使用している可能性があります。

一部の MAC (マルチポート スイッチなど) に接続されていない RX_ER 信号の欠如は、一部の PHY でデータを置き換えてCRC を無効にすることで対処されます。 欠落している COL 信号は、半二重モードで CRS_DV ラインからデコードされた CRS 信号と TX_EN を AND 演算することで得られます。 これは、CRS の定義をわずかに変更することを意味します。MII では、CRS は Rx フレームと Tx フレームの両方に対してアサートされますが、RMII では Rx フレームに対してのみアサートされます。 この結果、RMII ではキャリアなしとキャリア損失の2 つのエラー状態を検出できず、 10BASE2や10BASE5などの共有メディアをサポートすることが困難または不可能になります。

RMII規格ではTX_ENは交互のクロックサイクルでのみサンプリングされるべきであると規定されていないため、CRS_DVと対称ではなく、2つのRMII PHYデバイスを背中合わせに接続してリピーターを形成することはできません。ただし、これは、RMIIモードでデコードされたRX_DVを補助信号として供給するNational DP83848では可能です。^[3]

TTLロジック レベルは、 5 Vまたは3.3 Vロジックに使用されます。入力の高しきい値は2.0 V、低しきい値は0.8 Vです。仕様では、入力は5 Vトレラントである必要があると規定されていますが、RMII インターフェイスを備えた一部の一般的なチップは5 Vトレラントではありません。新しいデバイスは、2.5 Vおよび1.8 Vロジックをサポートする場合があります。

RMII信号は伝送線路ではなく集中信号として扱われます。ただし、関連するMII規格のIEEEバージョンでは、 68Ωのトレースインピーダンスが指定されています。^[4] Nationalは、反射を減らすために、MIIまたはRMIIモードのいずれの場合も、50Ωのトレースを33Ωの直列終端抵抗で実行することを推奨しています。 ^{[要出典] Nationalはまた、スキューを最小限に抑えるために、トレースの長さを}0.15m未満に保ち、長さの0.05m以内に一致させることを提案しています。^{[4] : 5}

ギガビット メディア独立インターフェイス (GMII) は、メディア アクセス制御(MAC) デバイスと物理層 ( PHY ) 間のインターフェイスです。このインターフェイスは最大1000 Mbit/s の速度で動作し、受信と送信に別々の 8 ビット データ パスを持つ 125 MHz でクロックされるデータ インターフェイスを使用して実装されます。また、MII 仕様と下位互換性があり、フォールバック速度 10 または100 Mbit/sで動作できます。

GMIIインターフェースは、IEEE 802.3z-1998の第35項として1000BASE-X用に最初に定義され、その後IEEE 802.3-2000以降に組み込まれました。^{[2] : 第35項}

送信クロックは 2 つあります。使用されるクロックは、PHY がギガビットまたは10/100 Mbit/s の速度で動作しているかどうかによって異なります。ギガビット動作の場合、GTXCLK が PHY に供給され、TXD、TXEN、TXER 信号がこれに同期されます。10 または100 Mbit/s動作の場合、TXCLK は PHY によって供給され、これらの信号の同期に使用されます。これは、100 Mbit/s接続の場合は 25 MHz、 10 Mbit/s接続の場合は 2.5 MHzで動作します。対照的に、受信側は、受信データから回復された単一のクロック信号を使用します。

管理インターフェースはPHYの動作を制御します。MIIと同じレジスタセットを持っていますが、レジスタ#15は拡張ステータスレジスタです。^{[2] ：セクション22.2.4「管理機能」}

縮小ギガビット メディア独立インターフェイス (RGMII) は、GMII インターフェイスで使用されるデータ ピンの半分を使用します。この削減は、データ ラインの数を半分にして 2 倍の速度で実行し、信号を時間多重化し、不要なキャリア センス信号と衝突表示信号を排除することで実現します。したがって、RGMII は 14 ピンのみで構成され、GMII は 24 ～ 27 ピンです。

データは、1000 Mbit/sでは立ち上がりエッジと立ち下がりエッジでクロックされ、10/100 Mbit/sでは立ち上がりエッジのみでクロックされます。^{[5] RX_CTL 信号は、立ち上がりエッジで RXDV (データ有効) を、立ち下がりエッジで (RXDV xor RXER) を伝送します。TX_CTL 信号も同様に、立ち上がりエッジで TXEN を、立ち下がりエッジで (TXEN xor TXER) を伝送します。これは}、1000 Mbit/sと10/100 Mbit/sの両方に当てはまります。^[6]

送信クロック信号は、常に MAC によって TXC ラインに提供されます。受信クロック信号は、常に PHY によって RXC ラインに提供されます。^[要出典] ソース同期クロッキングが使用されます。つまり、出力されるクロック信号 (PHY または MAC のいずれかによって) は、データ信号と同期します。このため、シンクのセットアップ時間とホールド時間を満たすために、クロック信号に 1.5～2 ns の遅延を追加するように PCB を設計する必要があります。RGMII v2.0 ではオプションの内部遅延が指定されているため、PCB 設計者が遅延を追加する必要がありません。これは RGMII-ID と呼ばれます。

RGMIIバージョン1.3 ^{[7] は}2.5V CMOS ^[8]を使用し、RGMIIバージョン2は1.5V HSTL ^[9]を使用します。

シリアル ギガビット メディア独立インターフェイス (SGMII) は、ギガビット イーサネットに使用される MII のバリエーションですが、 10/100 Mbit/sイーサネットも伝送できます。

TX および RX データと TX および RX クロックに 625 MHz クロック周波数 DDR の差動ペアを使用します。GMII と異なるのは、低消費電力でピン数の少ない8b/10bコード化SerDes です。送信パスと受信パスはそれぞれ、データ用に 1 つの差動ペア、クロック用に別の差動ペアを使用します。TX/RX クロックはデバイス出力で生成する必要がありますが、デバイス入力ではオプションです (代わりにクロック回復を使用することもできます)。10 /100 Mbit/sイーサネットは、データ ワードをそれぞれ 100/10 回複製することによって伝送されるため、クロックは常に 625 MHz になります。

HSGMII (ハイシリアルギガビットメディア独立インターフェース) は機能的には SGMII に似ていますが、最大2.5 Gbit/sのリンク速度をサポートします。

クアッド シリアル ギガビット メディア独立インターフェイス (QSGMII) は、4 つの SGMII ラインを5 Gbit/sインターフェイスに結合する方法です。QSGMII は、SGMII と同様に、 TX および RX データに低電圧差動信号(LVDS) を使用し、単一の LVDS クロック信号を使用します。QSGMII は、4 つの個別の SGMII 接続よりも大幅に少ない信号ラインを使用します。

QSGMIIはNBASE-Tより古く、ネットワークルータなどでマルチポートPHYをMACに接続するために使用されます。^[10]

PSGMII (ペンタシリアルギガビットメディア独立インターフェース) は、QSGMII と同じ信号線を使用しますが、6.25 Gbit/sで動作し、1 つの MII を介して 5 つの 1 ギガビット/s ポートをサポートします。

10ギガビットメディア独立インターフェース（XGMII）は、 IEEE 802.3で定義された標準規格で、全二重10ギガビットイーサネット（10GbE）ポートを相互に接続し、プリント基板（PCB）上の他の電子デバイスに接続するために設計されています。現在、オンチップ接続によく使用されています。PCB接続は現在、主にXAUIで実現されています。XGMIIは、2つの32ビットデータパス（RxとTx）と2つの4ビット制御フロー（RxcとTxc）を備え、156.25MHz DDR（312.5MT  /s）で動作します。^[11]

• アタッチメントユニットインターフェース(AUI)
• G.hn は、データリンク層と物理層の間のインターフェースを指すために MII という用語を使用するITU-T勧告です。
• ギガビット インターフェース コンバータ(GBIC)
• インターフェースビットレートのリスト
• 媒体依存インターフェース(MDI)
• 小型フォームファクタ プラガブル トランシーバ(SFP)
• XAUI  – 10 ギガビット アタッチメント ユニット インターフェイス
• XFPトランシーバー

• テキサスインスツルメンツ – AN-1405 DP83848 RMII
• テキサスインスツルメンツ – DP83848C PHY データシート
• hp.com – RGMIIv2_0_final_hp.pdf RGMII 2002-04-01 バージョン 2.0
• Serial-GMII 仕様リビジョン 1.7 (ENG-46158) (PDF) 、 2015-07-14 にオリジナル(PDF)からアーカイブ
• 「CEVA 実装ドキュメント」。2006 年 12 月 11 日にオリジナルからアーカイブされました。
• XGMII および XAUI インターフェイスを備えた Altera 10 Gb Ethernet IP
• GMII タイミングおよび電気仕様