アドレッシングモード

アドレッシング モードは、ほとんどの中央処理装置(CPU) 設計における命令セット アーキテクチャの一側面です。特定の命令セット アーキテクチャで定義されているさまざまなアドレッシング モードは、そのアーキテクチャのマシン言語命令が各命令のオペランドを識別する方法を定義します。アドレッシング モードは、マシン命令内またはその他の場所に含まれるレジスタや定数に保持されている情報を使用して、オペランドの有効なメモリ アドレスを計算する方法を指定します。

コンピュータ プログラミングにおいて、アドレス指定モードは主にアセンブリ言語で記述する人やコンパイラ作成者にとって重要です。関連する概念については、任意の命令が任意のアドレス指定モードを使用できる機能を取り扱う 直交命令セットを参照してください。

アドレッシング モードには一般に受け入れられている名前はありません。異なる作成者やコンピュータ製造元が同じアドレッシング モードに異なる名前を付けたり、異なるアドレッシング モードに同じ名前を付けたりすることがあります。さらに、あるアーキテクチャでは単一のアドレッシング モードとして扱われるアドレッシング モードが、別のアーキテクチャでは 2 つ以上のアドレッシング モードによってカバーされる機能を表す場合があります。たとえば、Digital Equipment Corporation (DEC) VAXなどの一部の複合命令セット コンピュータ(CISC) アーキテクチャでは、レジスタとリテラル定数または即値定数を別のアドレッシング モードとして扱います。IBM System/360とその後継機、およびほとんどの縮小命令セット コンピュータ(RISC) 設計などの他のアーキテクチャでは、この情報を命令内にエンコードします。したがって、後者のマシンには、レジスタ間のコピー、レジスタへのリテラル定数のコピー、およびメモリ ロケーションのコンテンツのレジスタへのコピーの 3 つの異なる命令コードがありますが、VAX には単一の「MOV」命令しかありません。

「アドレッシング モード」という用語自体には、さまざまな解釈があります。「メモリ アドレス計算モード」または「オペランド アクセス モード」のいずれかです。最初の解釈では、メモリから読み取ったりメモリに書き込んだりしない命令 (「リテラルをレジスタに追加」など) は、「アドレッシング モード」を持たないとみなされます。2 番目の解釈では、オペランド モード ビットを使用してレジスタまたはリテラル オペランドを許可する VAX などのマシンが対象となります。最初の解釈は、「実効アドレスのロード」などの命令にのみ適用されます。この命令は、オペランド自体ではなく、オペランドのアドレスをロードします。

以下にリストされているアドレッシング モードは、コード アドレッシングとデータ アドレッシングに分かれています。ほとんどのコンピュータ アーキテクチャではこの区別が維持されていますが、あらゆるコンテキストで (ほぼ) すべてのアドレッシング モードを使用できるアーキテクチャもいくつかあります (または、存在していました)。

以下に示す命令は、アドレス指定モードを説明するための典型的なものであり、必ずしも特定のコンピュータで使用されるニーモニックを反映しているわけではありません。

IBM 709、RCA 3301 ^[1]などの一部のコンピュータには、単一のアドレスモードフィールドはなく、間接アドレス指定とインデックス指定用の別々のフィールドがあります。

コンピュータアーキテクチャは、ハードウェアで提供されるアドレッシングモードの数に関して大きく異なります。複雑なアドレッシングモードを排除し、1つまたはいくつかのより単純なアドレッシングモードのみを使用すると、いくつかの追加命令と、場合によっては追加のレジスタが必要になりますが、いくつかの利点があります。^{[2] [3]}使用可能なアドレッシングモードが単純なものだけであれば、 パイプラインCPUの設計がはるかに簡単であること が証明されています^{[4] [5] [6] 。}

ほとんどの RISC アーキテクチャには 5 種類の単純なアドレッシング モードしかありませんが、DEC VAX などの CISC アーキテクチャには 12 種類以上のアドレッシング モードがあり、その中にはかなり複雑なものもあります。IBM System/360 アーキテクチャには 4 種類のアドレッシング モードしかありませんが、 ESA/390アーキテクチャではさらにいくつかのアドレッシング モードが追加されています。

アドレッシング モードが少数しかない場合、必要な特定のアドレッシング モードは通常、命令コード内にエンコードされます (例: IBM System/360 および後継機、ほとんどの RISC)。しかし、アドレッシング モードが多数ある場合は、アドレッシング モードを指定するために命令内に特定のフィールドが確保されることがよくあります。DEC VAX では、ほぼすべての命令で複数のメモリ オペランドが許可されていたため、各オペランド指定子の最初の数ビットがその特定のオペランドのアドレッシング モードを示すために予約されていました。アドレッシング モード指定子ビットをオペコード操作ビットから分離しておくと、直交命令セットが生成されます。

多くのアドレッシングモードを備えたコンピュータであっても、実際のプログラムの測定^[7]によると、以下に挙げる単純なアドレッシングモードが、使用されているすべてのアドレッシングモードの約90％以上を占めていることが示されています。このような測定のほとんどは、コンパイラによって高級言語から生成されたコードに基づいているため、これは使用されているコンパイラの限界をある程度反映しています。^{[8] [7] [9]}

Intel x86や IBM/360 およびその後継などの一部の命令セットアーキテクチャには、実効アドレスロード命令があります。^{[10] [11]}これは、実効オペランドアドレスを計算し、それが参照するメモリにアクセスせずにレジスタにロードします。これは、配列要素のアドレスをサブルーチンに渡すときに便利です。また、1 つの命令で通常よりも多くの計算を行うための巧妙な方法でもあります。たとえば、このような命令をアドレッシングモード「ベース + インデックス + オフセット」(詳細は後述) で使用すると、1 つの命令で 2 つのレジスタと定数を加算し、結果を 3 番目のレジスタに格納できます。

以下に、コードのいくつかの簡単なアドレス指定モードを示します。命名法はプラットフォームによって異なる場合があります。

   +-----+------------------------------+
   |ジャンプ| アドレス|
   +-----+------------------------------+

   （有効PCアドレス = アドレス）

絶対命令アドレスの有効アドレスは、変更されていないアドレス パラメータ自体です。

   +-----+------------------------------+
   |ジャンプ| オフセット | 相対ジャンプ
   +-----+------------------------------+

   (有効な PC アドレス = 次の命令アドレス + オフセット、オフセットは負の場合もあります)

PC相対命令アドレスの有効アドレスは、次の命令のアドレスにオフセットパラメータを追加したものです。このオフセットは通常、命令の前後のコードへの参照を可能にするために符号が付いています。^[12]

これはジャンプ命令と関連して特に有用である。なぜなら典型的なジャンプは近くの命令へのジャンプであるからである（高級言語では、ほとんどのif文やwhile文は適度に短い）。実際のプログラムを測定したところ、8ビットまたは10ビットのオフセットは条件付きジャンプの約90％（およそ±128バイトまたは±512バイト）に十分な大きさであることが示唆されている。^[13] 近くない命令へのジャンプには、他のアドレッシングモードが使用される。

PC 相対アドレス指定のもう 1 つの利点は、コードが位置に依存しないことです。つまり、アドレスを調整する必要なく、メモリ内の任意の場所にコードをロードできます。

   +-------+-----+
   |jumpVia| reg |
   +-------+-----+

   (有効な PC アドレス = レジスタ 'reg' の内容)

レジスタ間接命令の有効アドレスは、指定されたレジスタ内のアドレスです。たとえば、アドレス レジスタ A7 の内容にアクセスするには (A7) を使用します。

その結果、指定されたレジスタ内のアドレスを持つ命令に制御が移ります。

多くの RISC マシン、および CISC IBM System/360と後継機には、戻りアドレスをアドレス レジスタに配置するサブルーチン呼び出し命令があり、そのサブルーチン呼び出しから戻るにはレジスタ間接アドレッシング モードが使用されます。

   +------+
   | nop | 次の命令を実行する
   +------+

   （有効PCアドレス = 次の命令アドレス）

CPU は、連続した命令を実行した後、すぐに次の命令を実行します。

一部のコンピュータでは、順次実行はアドレス指定モードとは見なされません。

ほとんどの CPU アーキテクチャの命令のほとんどは、シーケンシャル命令です。ほとんどの命令がシーケンシャル命令であるため、CPU 設計者は、これらのシーケンシャル命令の実行速度を上げるために、他の命令のパフォーマンスを意図的に犠牲にする機能 (分岐命令) を追加することがよくあります。

条件分岐は、条件に応じて 2 つの可能な結果のいずれかを PC にロードします。ほとんどの CPU アーキテクチャでは、「実行される」分岐に対しては別のアドレッシング モードを使用し、「実行されない」分岐に対しては順次実行を使用します。

現代の CPU の多くの機能(命令のプリフェッチ、より複雑なパイプライン、アウトオブオーダー実行など) は、各命令が次の命令が始まる前に終了するという幻想を維持し、たとえそれが内部的に正確には起こっていなくても、同じ最終結果をもたらします。

このような連続した命令の各「基本ブロック」は、参照の時間的および空間的局所性の両方を示します。

プログラムカウンタによる順次実行を行わないCPUは非常に稀である。一部のCPUでは、各命令は常に次の命令のアドレスを指定する。このようなCPUには、指定されたアドレスを保持する命令ポインタがあるが、それを増分する手段がないため、プログラムカウンタではない。このようなCPUには、IBM 650、SECDマシン、Librascope RPC 4000、RTX 32Pなどのドラムメモリコンピュータが含まれる。 ^[14]

水平マイクロコードで実装されたプロセッサでは、マイクロ命令に次の命令アドレスの上位ビットが含まれる場合があります。

他のコンピューティング アーキテクチャはさらに進んで、プログラム カウンタのさまざまな代替手段を使用してフォン ノイマン ボトルネックを回避しようとします。

一部のコンピュータ アーキテクチャには条件付き命令 ( ARMなど。ただし、64 ビット モードのすべての命令ではなくなりました) や条件付きロード命令 (x86 など) があり、条件分岐が不要になり、命令パイプラインのフラッシュを回避できる場合があります。「比較」などの命令は条件コードを設定するのに使用され、後続の命令にはその条件コードが遵守されるか無視されるかを確認するためのテストが含まれます。

   +------+-----+-----+
   |skipEQ| reg1| reg2| reg1=reg2 の場合、次の命令をスキップします
   +------+-----+-----+

   （有効PCアドレス = 次の命令アドレス + 1）

スキップ アドレッシングは、固定の「+1」オフセットを持つ特殊な種類の PC 相対アドレッシング モードと考えることができます。PC 相対アドレッシングと同様に、一部の CPU には、1 つのレジスタのみを参照する (「reg1=0 の場合はスキップ」) か、レジスタを参照しない (ステータス レジスタ内の以前に設定されたビットを暗黙的に参照する) このアドレッシング モードのバージョンがあります。他の CPU には、特定のバイト内の特定のビットを選択してテストするバージョンがあります (「reg12 のビット 7 が 0 の場合はスキップ」)。

他のすべての条件分岐とは異なり、「スキップ」命令では命令パイプラインをフラッシュする必要はありませんが、次の命令を無視する必要がある場合があります。

以下に、データのいくつかの簡単なアドレス指定モードを示します。命名法はプラットフォームによって異なる場合があります。

   +------+-----+-----+-----+
   |マル | reg1| reg2| reg3| reg1 := reg2 * reg3;
   +------+-----+-----+-----+

この「アドレッシング モード」には有効なアドレスがないため、一部のコンピューターではアドレッシング モードとは見なされません。

この例では、すべてのオペランドがレジスタにあり、結果がレジスタに配置されます。

これは「ベースプラス変位」と呼ばれることもあります

   +-----+-----+-----+-----+
   | ロード | reg | ベース| オフセット | reg := RAM[ベース + オフセット]
   +-----+-----+-----+-----+

   (有効アドレス = オフセット + 指定されたベースレジスタの内容)

オフセットは通常、符号付き 16 ビット値です (ただし、80386では32 ビットに拡張されています)。

オフセットがゼロの場合、これはレジスタ間接アドレッシングの例になります。つまり、実効アドレスはベース レジスタの値になります。

多くの RISC マシンでは、レジスタ 0 は値 0 に固定されています。レジスタ 0 をベース レジスタとして使用すると、絶対アドレス指定の例になります。ただし、アクセスできるのはメモリのごく一部だけです (オフセットが 16 ビットの場合は 64キロバイト)。

16 ビット オフセットは、現在のコンピュータ メモリのサイズと比較すると非常に小さいように思えるかもしれません (これが、80386 が32 ビットに拡張した理由です)。状況はさらに悪く、IBM System/360 メインフレームには符号なし 12 ビット オフセットしかありません。ただし、参照の局所性の原則が適用されます。つまり、短期間で、プログラムがアクセスするデータ項目のほとんどは、互いにかなり近い位置にあります。

このアドレッシング モードは、インデックス付き絶対アドレッシング モードと密接に関連しています。

例 1 : サブルーチン内では、プログラマーが主に関心を持つのはパラメーターとローカル変数です。これらは 64 KBを超えることはほとんどないため、1 つのベース レジスタ (フレーム ポインター) で十分です。このルーチンがオブジェクト指向言語のクラス メソッドである場合は、現在のオブジェクト (一部の高級言語ではthisまたはself )の属性を指す 2 番目のベース レジスタが必要です。

例 2 : ベース レジスタに複合型(レコードまたは構造体)のアドレスが含まれている場合、オフセットを使用してそのレコードからフィールドを選択できます (ほとんどのレコード/構造体のサイズは 32 KB 未満です)。

   +-----+-----+-----+-----+
   | 追加 | reg1| reg2| 定数 | reg1 := reg2 + 定数;
   +-----+-----+-----+-----+

この「アドレッシング モード」には有効なアドレスがないため、一部のコンピューターではアドレッシング モードとは見なされません。

定数は符号付きまたは符号なしになります。たとえば、move.l #$FEEDABBA, D0「FEEDABBA」の即値 16 進値をレジスタ D0 に移動します。

メモリからのオペランドを使用する代わりに、オペランドの値は命令自体の中に保持されます。DEC VAX マシンでは、リテラル オペランドのサイズは 6、8、16、または 32 ビットの長さになります。

アンドリュー・タネンバウムは、プログラム内のすべての定数の 98% が 13 ビットに収まることを示しました ( RISC 設計哲学を参照)。

   +-----------------+
   | キャリービットをクリア |
   +-----------------+

   +-------------------+
   | アキュムレータをクリア |
   +-------------------+

暗黙のアドレッシング モード ( x86 アセンブリ言語)とも呼ばれる暗黙のアドレッシング モードでは、ソースまたは宛先 (または場合によっては両方) の有効なアドレスが明示的に指定されません。

オペコードによって、ソース（存在する場合）または宛先の有効アドレス（場合によっては両方）が暗示されます。

暗黙的なアドレス指定は、古いコンピュータ (1970 年代半ばまで) では非常に一般的でした。このようなコンピュータには通常、演算を実行できるレジスタが 1 つだけあります (アキュムレータ)。このようなアキュムレータ マシンは、ほぼすべての命令でそのアキュムレータを暗黙的に参照します。たとえば、操作 < a := b + c; > は、シーケンス < load b; add c; store a; > を使用して実行できます。宛先 (アキュムレータ) は、すべての "load" および "add" 命令で暗黙的に指定され、ソース (アキュムレータ) は、すべての "store" 命令で暗黙的に指定されます。

その後のコンピュータには、一般に、演算のソースまたは宛先、あるいはその両方になることができる複数の汎用レジスタまたは RAM ロケーションがあり、そのため、その後のコンピュータでは、演算のソースと宛先を指定するために別のアドレッシング モードが必要になります。

x86 命令の中には、オペランドまたは結果の 1 つに暗黙のレジスタを使用するものがあります (乗算、除算、条件付きジャンプのカウント)。

多くのコンピュータ (x86 や AVR など) には、スタック ポインタと呼ばれる 1 つの専用レジスタがあります。このレジスタは、スタックからデータをプッシュまたはポップするときに暗黙的に増分または減分され、ソースまたは宛先の有効アドレスは (暗黙的に) そのスタック ポインタに格納されているアドレスになります。

多くの 32 ビット コンピュータ (68000、ARM、PowerPC など) には、スタック ポインターとして使用できるレジスタが複数あります。そのため、「レジスタ自動増分間接」アドレッシング モードを使用して、スタックからデータをプッシュまたはポップするときに使用するレジスタを指定します。

現在の一部のコンピュータ アーキテクチャ (IBM/390 や Intel Pentium など) には、以前の設計との下位互換性を維持するために、暗黙的なオペランドを持つ命令がいくつか含まれています。

多くのコンピュータでは、ユーザー/システム モード ビット、割り込み有効ビットなどを反転する命令は、それらのビットを保持する特殊レジスタを暗黙的に指定します。これにより、Popek および Goldberg の仮想化要件を満たすためにそれらの命令をトラップするために必要なハードウェアが簡素化されます。このようなシステムでは、トラップ ロジックはオペランド (または最終有効アドレス) を参照する必要はなく、オペコードのみを参照します。

すべてのオペランドが常にすべての命令で暗黙的に指定されるように設計された CPU がいくつかあります (ゼロオペランドCPU)。

   +-----+-----+------------------------------------- --+
   | ロード | reg | アドレス |
   +-----+-----+------------------------------------- --+

   （有効アドレス = 指示書に記載されているアドレス）

これには、かなり大きなアドレス用のスペースが命令内に必要です。 x86などの可変長命令を持つ CISC マシンでよく使用されます。

一部の RISC マシンには、レジスタの上位半分に 16 ビットまたは 20 ビットの定数を配置する特別なLoad Upper Literal命令があります。これは、下位 16 ビットまたは 12 ビットを供給するベース プラス オフセット アドレッシング モードのベース レジスタとして使用できます。この組み合わせにより、完全な 32 ビット アドレスが可能になります。

   +-----+-----+-----+---------------------------- --+
   | ロード | reg | インデックス | アドレス |
   +-----+-----+-----+---------------------------- --+

   （有効アドレス = アドレス + 指定されたインデックスレジスタの内容）

これには、かなり大きなアドレス用のスペースも命令内に必要です。アドレスは配列またはベクトルの開始であり、インデックスは必要な特定の配列要素を選択することができます。プロセッサは、各配列要素のサイズに合わせてインデックス レジスタをスケーリングする場合があります。

この場合のオフセットは任意のメモリ位置をアドレス指定できるほど十分に大きい点を除けば、これはベースプラスオフセット アドレッシング モードとほぼ同じであることに注意してください。

例 1 : サブルーチン内で、プログラマは文字列をローカル定数または静的変数として定義できます。文字列のアドレスは、命令のリテラル アドレスに格納されます。オフセット (ループのこの反復で使用する文字列の文字) は、インデックス レジスタに格納されます。

例 2 : プログラマは、複数の大きな配列をグローバルまたはクラス変数として定義する場合があります。配列の先頭は、それを参照する命令のリテラル アドレス (おそらく、プログラムのロード時に再配置ローダーによって変更される) に格納されます。オフセット (ループのこの反復で使用する配列の項目) は、インデックス レジスタに格納されます。ループ内の命令は、ループ カウンターと複数の配列のオフセットに同じレジスタを再利用することがよくあります。

   +------+-----+-----+-----+
   | ロード | reg | ベース|インデックス|
   +------+-----+-----+-----+

   （有効アドレス = 指定されたベースレジスタの内容 + 指定されたインデックスレジスタの内容）

ベース レジスタには配列またはベクトルの開始アドレスが含まれ、インデックスは必要な特定の配列要素を選択できます。プロセッサは、各配列要素のサイズに合わせてインデックス レジスタをスケーリングできます。これは、パラメータとして渡された配列の要素にアクセスするために使用できます。

   +-----+-----+-----+-----+--------------+
   | ロード | reg | ベース|インデックス| オフセット |
   +-----+-----+-----+-----+--------------+

   （有効アドレス = オフセット + 指定されたベースレジスタの内容 + 指定されたインデックスレジスタの内容）

ベース レジスタにはレコードの配列またはベクトルの開始アドレスが含まれ、インデックスは必要な特定のレコードを選択し、オフセットはそのレコード内のフィールドを選択できます。プロセッサは、各配列要素のサイズに合わせてインデックス レジスタをスケーリングできます。

   +------+-----+-----+-----+
   | ロード | reg | ベース|インデックス|
   +------+-----+-----+-----+

   （有効アドレス = 指定されたベースレジスタの内容 + 指定されたインデックスレジスタのスケールされた内容）

ベース レジスタには、配列またはベクトル データ構造の開始アドレスを含めることができ、インデックスには、必要な特定の配列要素のオフセットを含めることができます。

このアドレッシング モードは、各配列要素のサイズに合わせてインデックス レジスタの値を動的にスケールします。たとえば、配列要素がそれぞれ 8 バイトを占める倍精度浮動小数点数である場合、インデックス レジスタの値は、実効アドレスの計算に使用される前に 8 倍されます。スケール係数は通常、2 の累乗に制限されるため、乗算ではなくシフトを使用できます。

   +------+------+-----+
   | ロード | reg1 | ベース|
   +------+------+-----+
 
   （実効アドレス = ベースレジスタの内容）

いくつかのコンピュータでは、これを独自のアドレス指定モードとして採用しています。多くのコンピュータでは、オフセット値が 0 のベースとオフセットのみを使用します。たとえば、(A7)

   +------+-----+-------+
   | ロード | reg | ベース |
   +------+-----+-------+

   （実効アドレス = ベースレジスタの内容）

実効アドレスを決定した後、ベース レジスタの値はアクセスするデータ項目のサイズだけ増加します。たとえば、(A7)+ はアドレス レジスタ A7 の内容にアクセスし、A7 のアドレス ポインタを 1 (通常は 1 ワード) 増加します。ループ内では、このアドレッシング モードを使用して、配列またはベクトルのすべての要素をステップ実行できます。

高級言語では、結果を返す関数に副作用がないことがよいとよく考えられています(副作用がないと、プログラムの理解と検証がはるかに容易になります)。このアドレッシング モードには、ベース レジスタが変更されるという副作用があります。後続のメモリ アクセスでエラー (ページ フォールト、バス エラー、アドレス エラーなど) が発生して割り込みが発生すると、1 つ以上のレジスタを命令が最初に開始される前の状態に戻す必要がある場合があるため、命令の再開がさらに困難になります。

このアドレッシング モードが使用される場合、障害からの回復に関して実装上の問題を抱えたコンピュータ アーキテクチャが少なくとも 3 つあります。

• DEC PDP-11。1つまたは2つの自動インクリメントレジスタオペランドを持つことができます。^[15] PDP-11/45やPDP-11/70などの一部のモデルには、レジスタへの変更を記録するレジスタがあり、フォールトハンドラがレジスタの変更を元に戻して命令を再実行できるようにしました。^[16]
• モトローラ68000シリーズ。1つまたは2つの自動インクリメントレジスタオペランドを持つことができます。^[17] 68010以降のプロセッサでは、バスまたはアドレスエラー時にプロセッサの内部状態を保存し、障害から復帰するときにそれを復元することでこの問題を解決しました。^{[18] [19] [20] [21]}
• DEC VAX。最大6個の自動インクリメントレジスタオペランドを持つことができます。障害が発生した命令を最初から再開してはならない場合、スタックフレーム内の保存されたプロセッサステータスロングワードの最初の部分完了ビットが設定され、問題が解決されます。 ^[22]

   +------+-----+-----+
   | ロード | reg | ベース|
   +------+-----+-----+

   （有効アドレス = ベースレジスタの新しい内容）

有効アドレスを決定する前に、ベース レジスタの値は、アクセスされるデータ項目のサイズだけ減算されます。

ループ内では、このアドレッシング モードを使用して、配列またはベクトルのすべての要素を後戻りすることができます。このモードを前のアドレッシング モード (自動インクリメント) と組み合わせて使用​​することで、スタックを実装できます。

自動インクリメント アドレッシング モードの副作用に関する説明を参照してください。

この記事で説明したアドレッシング モードには、間接アドレッシングを示す追加ビットが含まれる場合があります。つまり、あるモードを使用して計算されたアドレスは、実際には実際の有効アドレスを含む場所 (通常は完全なワード) のアドレスです。

間接アドレス指定は、コードまたはデータに使用できます。これにより、ポインタ、参照、またはハンドルの実装がはるかに簡単になり、他の方法ではアドレス指定できないサブルーチンの呼び出しも簡単になります。間接アドレス指定では、追加のメモリ アクセスが必要になるため、パフォーマンスが低下します。

初期のミニコンピュータの中には (例: DEC PDP-8、Data General Nova )、レジスタの数が少なく、直接アドレス指定の範囲も限られているもの (8 ビット) もありました。そのため、メモリ間接アドレス指定の使用は、大量のメモリを参照するほぼ唯一の方法でした。

DEC PDP-11の 8 つのアドレッシング モードのうち半分は遅延モードです。レジスタ遅延 @Rn は、上で定義したレジスタ間接と同じです。プリデクリメント遅延 @-(Rn)、ポストインクリメント遅延 @(Rn)+、およびインデックス遅延 @nn(Rn) モードは、パラメータのアドレスを見つけるために読み取られるメモリ内のアドレスを指します。PDP-11 の遅延モードは、プログラム カウンタと組み合わせると、絶対アドレッシング モードになります。

   +------+------+----------+-----+
   | ロード | reg1 | ベース=PC | オフセット |
   +------+------+----------+-----+

   reg1 := RAM[PC + オフセット]
   (実効アドレス = PC + オフセット)

PC 相対アドレッシング モードは、現在の命令から少し離れたプログラム メモリに格納されている値をレジスタにロードするために使用できます。これは、プログラム カウンタ (PC) を「ベース レジスタ」として選択する「ベース プラス オフセット」アドレッシング モードの特殊なケースと見なすことができます。

PC 相対データ参照をサポートする CPU はいくつかあります。そのような CPU には次のものがあります。

x86-64アーキテクチャと64ビットARMv8-Aアーキテクチャ^[23]には、x86-64では「RIP相対」、ARMv8-Aでは「リテラル」と呼ばれるPC相対アドレッシングモードがあります。Motorola 6809もPC相対アドレッシングモードをサポートしています。

PDP -11アーキテクチャ、VAXアーキテクチャ、および 32 ビットARM アーキテクチャは、レジスタ ファイルに PC を含めることで PC 相対アドレス指定をサポートします。

IBM z/Architecture には、 General-Instructions-Extension Facility がアクティブな場合、PC 相対アドレス指定を使用する特定の命令 (Load Relative Long など) が含まれています 。

このアドレッシング モードを使用すると、コンパイラは通常、定数が誤って命令として実行されるのを防ぐために、定数を使用するサブルーチンの直前または直後の リテラル プールに定数を配置します。

このアドレッシング モードは、常にメモリからデータをフェッチするか、メモリにデータを格納し、その後、次の命令を実行するために順番にフォールスルーします (実効アドレスはデータを指します)。これを、「PC 相対分岐」と混同しないでください。「PC 相対分岐」は、メモリからデータをフェッチしたり、メモリにデータを格納したりするのではなく、指定されたオフセットにある他の命令に分岐します (実効アドレスは実行可能な命令を指します)。

ここで挙げたアドレッシングモードは1950年から1980年にかけて使われていたもので、現在のほとんどのコンピュータでは利用できない。このリストは決して完全なものではなく、他にも2つまたは3つのインデックスレジスタの絶対マイナス論理和など、興味深く独特なアドレッシングモードが数多く使われてきた。^{[24] [25]}

ワード サイズがアドレスより大きい場合、メモリ間接アドレス指定で参照されるワード自体に、別のメモリ間接サイクルを示す間接フラグが設定されている可能性があります。このフラグは間接ビットと呼ばれ、結果のポインターはタグ付きポインターであり、間接ビットはそれが直接ポインターか間接ポインターかをタグ付けします。間接アドレスのチェーンがそれ自体を参照しないように注意する必要があります。参照すると、アドレスを解決しようとしているときに 無限ループが発生する可能性があります。

IBM 1620、Data General Nova、HP 2100シリーズ、およびNAR 2にはそれぞれこのようなマルチレベル メモリ間接があり、このような無限アドレス計算ループに入る可能性があります。Nova のメモリ間接アドレッシング モードは、間接スレッド コードの発明に影響を与えました。

18ビットのアドレスと36ビットのワードを持つDEC PDP-10コンピュータは、各ステージでインデックスレジスタを使用する可能性のあるマルチレベルの間接アドレッシングを可能にしました。優先割り込みシステムは、すべてのアドレスワードをデコードする前に照会されました。^{[26]そのため、間接アドレスループは、}プリエンプティブマルチタスクスケジューラのタイムスライス期限切れハンドラ を含むデバイスサービスルーチンの実行を妨げることはありません。ループ命令は、他の計算バインドジョブと同様に扱われます。

一部のコンピュータでは、レジスタを参照するアドレスがあり、主記憶装置や、それらのレジスタを実装するために使用される主メモリを参照するアドレスがありました。一部の初期のコンピュータでは、アドレス範囲の上限にレジスタアドレスがありましたが、たとえばIBM 650、^{[27] [a]} IBM 7070、^{[28] [c] では、}下限ではレジスタアドレスのみを使用し、メモリの最初の8ワードまたは16ワードのみを使用する傾向がありました（ICL 1900、DEC PDP-10など）。つまり、別の「レジスタをレジスタに追加する」命令は必要なく、「メモリをレジスタに追加する」命令を使用すればよいのです。

キャッシュ メモリを搭載していなかった PDP-10 の初期モデルの場合、メモリの最初の数ワード (インストールされている場合は高速レジスタがアドレス指定可能) にロードされたタイトな内部ループは、磁気コア メモリよりもはるかに高速に実行されました。

DEC PDP-11シリーズの後期モデルでは、レジスタが入出力領域のアドレスにマッピングされましたが、これは主にリモート診断を可能にすることを目的としていました。紛らわしいことに、16 ビット レジスタは連続する 8 ビット バイト アドレスにマッピングされていました。

DEC PDP-8ミニコンピュータには8つの特別な場所（アドレス8から15）がありました。メモリ間接アドレス指定でアクセスすると、これらの場所は使用前に自動的に増分されます。^[29]これにより、アキュムレータを使用してアドレスを増分する必要なく、ループでメモリを簡単にステップ実行できるようになりました。

データジェネラルのNovaミニコンピュータには、アドレス16から31までの16個の特別なメモリ位置がありました。^[30]メモリ間接アドレス指定でアクセスすると、16から23は使用前に自動的に増加し、24から31は使用前に自動的に減少します。

Data General Nova、Motorola 6800ファミリ、およびMOS Technology 6502ファミリのプロセッサには、内部レジスタがほとんどありませんでした。算術および論理命令は、内部レジスタではなくメモリ内の値に対して実行されることがほとんどでした。その結果、多くの命令はメモリに 2 バイト (16 ビット) の場所を必要としました。これらのプロセッサのオペコードの長さは 1 バイト (8 ビット) のみであったため、メモリ アドレスがコード サイズのかなりの部分を占めることがありました。

これらのプロセッサの設計者は、「ゼロ ページ」アドレッシングと呼ばれる部分的な対策を組み込んでいました。メモリの最初の 256 バイト ($0000 – $00FF、別名ページ「0」) には、1 バイトの絶対またはインデックス メモリ アドレスを使用してアクセスできます。これにより、命令の実行時間が 1 クロック サイクル短縮され、命令の長さが 1 バイト短縮されました。頻繁に使用されるデータをこの領域に格納することで、プログラムを小さく、高速化できます。

その結果、ゼロ ページはレジスタ ファイルと同様に使用されるようになりました。ただし、多くのシステムでは、オペレーティング システムとユーザー プログラムによってゼロ ページ メモリ領域が大量に使用され、空き領域が限られているため、その使用が制限されました。

ゼロ ページ アドレス モードは、 WDC 65816、CSG 65CE02、Motorola 6809など、いくつかの最新モデルの 8 ビット プロセッサで強化されました。「ダイレクト ページ」アドレッシングと呼ばれる新しいモードでは、256 バイトのゼロ ページ メモリ ウィンドウをメモリの先頭 (オフセット アドレス $0000) からメモリの最初の 64 KB 内の新しい場所に移動する機能が追加されました。

CSG 65CE02 では、新しいベース ページ (B) レジスタに 8 ビットのオフセット値を保存することで、メモリの最初の 64 KB 内の任意の 256 バイト境界に直接ページを移動できるようになりました。Motorola 6809 では、直接ページ (DP) レジスタを使用して同じ操作を実行できました。WDC 65816 ではさらに一歩進んで、新しい直接 (D) レジスタに 16 ビットのオフセット値を保存することで、メモリの最初の 64 KB 内の任意の場所に直接ページを移動できるようになりました。

その結果、ゼロ ページ アドレッシング モードのみを含む従来のプロセッサと比較して、より多くのプログラムが拡張された直接ページ アドレッシング モードを利用できるようになりました。

これはスケール インデックス アドレッシングに似ていますが、命令に 2 つの追加オペランド (通常は定数) があり、ハードウェアがインデックス値がこれらの境界内にあるかどうかをチェックする点が異なります。

別のバリエーションでは、境界を保持するためにベクトル記述子を使用します。これにより、動的に割り当てられた配列を簡単に実装でき、完全な境界チェックも実行できます。

一部のコンピュータには、ワード内のサブフィールドに対して特別な間接アドレッシング モードがありました。

GE /Honeywell 600 シリーズの文字アドレス間接ワードは、 36 ビットワード内で 6 ビットまたは 9 ビットの文字フィールドを指定します。

同じく 36 ビットのDEC PDP-10には、メモリを固定サイズのビット フィールドのシーケンスまたは 1 ビットから 36 ビットまでの任意のサイズのバイトとして扱うことができる特別な命令がありました。メモリ内の 1 ワードのシーケンス記述子は「バイト ポインタ」と呼ばれ、シーケンス内の現在のワード アドレス、ワード内のビット位置、および各バイトのサイズを保持していました。

この記述子を介してバイトをロードおよび保存し、記述子を増分して次のバイトを指すようにする命令が存在しました（バイトはワード境界を越えて分割されませんでした）。多くの DEC ソフトウェアは、ワード（プレーン ASCII 文字）ごとに 5 つの 7 ビット バイトを使用し、ワードごとに 1 ビットは使用しませんでした。Cの実装では、ワードごとに 4 つの 9 ビット バイトを使用する必要がありました。これは、C の 'malloc' 関数が int のサイズがcharのサイズの倍数であると想定しているためです。^[31]実際の倍数は、システムに依存するコンパイル時の演算子sizeofによって決定されます。

Elliott 503、^[32] Elliott 803、^{[32] [33]}およびアポロ誘導コンピュータは絶対アドレス指定のみを使用し、インデックスレジスタを持っていなかった。したがって、間接ジャンプ、つまりレジスタを介したジャンプは、命令セットではサポートされていなかった。代わりに、現在のメモリワードの内容を次の命令に追加するよう指示することができる。実行される次の命令に小さな値を追加すると、たとえば、 a をJUMP 0a に変更することができJUMP 20、インデックスジャンプの効果を作成することができる。命令は実行中に変更され、メモリ内では変更されない、つまり自己変更コードではないことに注意する。次の命令に追加される値が十分に大きい場合は、アドレスだけでなく、またはその代わりに、その命令のオペコードを変更する可能性がある。

間接的

ポインタまたはアドレスを通じて参照されるデータ。

すぐに

命令またはコマンド リストに直接埋め込まれたデータ。

索引

動的オフセット。通常はインデックス レジスタに保持され、オブジェクト サイズによってスケーリングされる可能性があります。

オフセット

アドレスに追加される即値。たとえば、C プログラミング言語の構造体フィールド アクセスに対応します。

相対的

別のアドレスを基準にして形成されたアドレス。

増加後の投稿

スタック ポップ操作に使用される、 C プログラミング言語*p++に似た、使用されるデータの前のアドレスのステップ。

事前減分

スタック プッシュ操作に使用される、 C プログラミング言語*--pと同様に、使用前にアドレスを減分します。

• 命令セットアーキテクチャ
• アドレスバス

• アセンブリ言語のアドレス指定モード
• アドレッシングモード