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レーストラックメモリまたはドメインウォールメモリ（DWM）は、物理学者スチュアート・パーキン率いるチームがIBMのアルマデン研究センターで開発中の実験的な不揮発性メモリデバイスです。[ 1 ]これは、パーキン博士のグループが所属するマックス・プランク微細構造物理学研究所で現在活発に研究されているテーマです。2008年初頭には、3ビット版の実証に成功しました。[ 2 ]レーストラックメモリが開発に成功すれば、フラッシュメモリなどの同等のソリッドステートメモリデバイスよりも高い記憶密度を実現できます。
レーストラックメモリは、スピンコヒーレントな電流を用いて、幅約200 nm、厚さ約100 nmのナノスケールのパーマロイワイヤに沿って磁気ドメインを移動させます。ワイヤに電流が流れると、ドメインはワイヤの近くに配置された磁気読み書きヘッドを通過し、ドメインが変化してビットのパターンが記録されます。レーストラックメモリデバイスは、このようなワイヤと読み書き要素が多数で構成されています。一般的な動作概念としては、レーストラックメモリは1960年代から1970年代の初期のバブルメモリに似ています。1940年代から1950年代の水銀遅延線などの遅延線メモリは、 UNIVACやEDSACコンピュータで使用されていた、同様の技術のさらに古い形態です。バブルメモリと同様に、レーストラックメモリは電流を用いて一連の磁気ドメインを基板を通して読み書き要素のそばまで「押し」ます。スピントロニクス磁気抵抗センサーの開発に基づく磁気検出能力の向上により、はるかに小さな磁気ドメインを使用して、はるかに高いビット密度を実現することが可能になった。
生産段階では、配線を約 50 nm まで縮小できると予想されていた。レーストラック メモリには 2 つの構成が検討された。最も単純なのは、グリッド状に配置された一連の平線で、その近くに読み書きヘッドが配置されている。より広く研究された構成では、下地の基板上の読み書きヘッドのグリッドの上に U 字型の配線が垂直に配置されている。これにより、2 次元面積を増やすことなく配線をはるかに長くすることができるが、読み書きヘッドに到達する前に個々のドメインを配線に沿ってさらに移動させる必要があるため、ランダム アクセス時間が遅くなる。どちらの構成もほぼ同じスループット性能を提供する。構造上の主な懸念は実用性であり、3 次元の垂直配置が量産可能かどうかであった。
2008年の予測では、レーストラックメモリは ランダムビットの読み書きに20～32ナノ秒程度の性能を提供するとされていました。これは、ハードドライブ の約10,000,000ナノ秒、または従来のDRAMの20～30ナノ秒と比較したものです。主要著者らは、「リザーバー」を使用してアクセス時間を約9.5ナノ秒に改善する方法について議論しました。リザーバーの有無にかかわらず、レーストラックメモリの総スループットは250～670メガビット/秒程度であり、単一のDDR3 DRAMの12800メガビット/秒、高性能ハードドライブの1000メガビット/秒、フラッシュメモリデバイスの1000～4000メガビット/秒と比較されます。レーストラックメモリよりも明確なレイテンシのメリットを提供する唯一の現在の技術はSRAMであり、その差は約0.2ナノ秒ですが、コストが高くなります。より大きな特徴サイズ「F」は約 45 nm (2011 年時点) で、セル面積は約 140 F 2です。[ 3 ] [ 4 ]
レーストラックメモリは、DRAMやフラッシュメモリなどの従来のメモリに取って代わることを目指し、幅広い用途に適用できる汎用メモリデバイスとなる可能性を秘めた、いくつかの新興技術の1つです。他の候補としては、磁気抵抗ランダムアクセスメモリ（MRAM）、相変化メモリ（PCRAM）、強誘電体ランダムアクセスメモリ（FeRAM）などがあります。これらの技術のほとんどは、フラッシュメモリと同程度の、あるいは多くの場合それ以下の密度しか提供しておらず、主な利点はフラッシュメモリのような書き込み耐久性の制限がないことです。フィールドMRAMは、3 ナノ秒という優れたアクセス時間を実現していますが、25～40F²という大きな セルサイズが必要です。SRAMの代替として使用される可能性はありますが、大容量ストレージデバイスとしては使用されていません。これらのデバイスの中で最も高い密度を実現しているのはPCRAMで、セルサイズは約5.8F²と フラッシュメモリと同程度であり、50ナノ秒前後というかなり良好な性能も備えています 。しかしながら、これらのどれも、特に密度の面で、レーストラックメモリに匹敵するほどの総合的な性能は持ち合わせていません。例えば、50 ns であれば、レーストラック型メモリデバイスで約 5 ビットを動作させることができ、実効セルサイズは 20/5=4 F² となり、PCM の性能密度積を容易に上回ります。一方、ビット密度を犠牲にすることなく、同じ 20 F² の面積に、2 ビット 8 F² の代替メモリセル (抵抗変化型 RAM (RRAM) やスピントルク転送型 MRAM など) を 2.5 個配置することができ、それぞれが個別にずっと高速 (約 10 ns) で動作します。
ほとんどの場合、メモリ デバイスは任意の場所に 1 ビットを格納するため、通常は 1 ビットを格納するセルである「セル サイズ」の観点から比較されます。セル サイズ自体は F² 単位で表され、「F」はフィーチャ サイズ設計ルールであり、通常は金属配線の幅を表します。フラッシュとレーストラックはどちらも 1 セルあたり複数のビットを格納しますが、それでも比較は可能です。たとえば、ハード ドライブは、磁気表面の特定の領域への読み書き能力によって主に定義される、約 650 nm²/ビットの理論上の限界に達しているようです[ 5 ] 。DRAM のセル サイズは約 6 F² ですが、SRAM は 120 F² と密度がはるかに低くなっています 。NAND フラッシュ メモリは現在、広く使用されている不揮発性メモリの中で最も高密度な形式で、セル サイズは約 4.5 F² ですが、1 セルあたり 3 ビットを格納するため、実効サイズは 1.5 F² です。NOR フラッシュ メモリは、実効 4.75 F² とわずかに密度が低く 、9.5 F² のセル サイズで 2 ビット動作を考慮しています 。[ 4 ]垂直方向（U字型）のレーストラックでは、セルあたり約10～20ビットが格納され、セル自体の物理的なサイズは少なくとも約20 F²になります。さらに、「トラック」上の異なる位置にあるビットは、読み書きセンサーによってアクセスされるまでに異なる時間（約10～1000 ns、つまり10 ns/ビット）がかかります。これは、「トラック」がドメインを約100 m/sの一定速度で読み書き センサーのそばを移動させるためです。
初期の実験装置の限界の一つは、磁区をワイヤを通してゆっくりとしか移動させることができず、磁区を正常に移動させるにはマイクロ秒オーダーの電流パルスが必要だったことでした。これは予想外であり、ハードディスクドライブとほぼ同等の性能、つまり予測よりも最大で1000倍も遅い結果となりました。最近の研究では、この問題の原因はワイヤの結晶構造の微細な欠陥にあり、磁区がこれらの欠陥で「引っかかって」しまうことが分かりました。X線顕微鏡を用いて磁区間の境界を直接画像化することで、これらの欠陥がない場合、磁区壁は数ナノ秒という短いパルスで移動することが分かりました。これは、マクロ的な性能で約110 m/sに相当します。[ 6 ]
レーストラックに沿ってドメインを駆動するために必要な電圧は、ワイヤの長さに比例します。電流密度は、ドメイン壁を押し出すのに十分な高さでなければなりません（電気泳動の場合と同様）。レーストラック技術の難点は、高い電流密度（>10 8 A/cm 2）が必要となることです。30 nm x 100 nmの断面では、>3 mAが必要になります。結果として、消費電力は、スピン伝達トルクメモリ（STT-RAM）やフラッシュメモリなどの他のメモリに必要な消費電力よりも高くなります。
レーストラックメモリに関連するもう 1 つの課題は、ドメイン壁がランダムな位置に移動して停止するという確率的な性質です。[ 7 ]ナノワイヤの端にノッチを作成することでこの課題を克服する試みが行われてきました。[ 8 ]研究者らは、ドメイン壁を正確に固定するために千鳥配置のナノワイヤも提案しています。[ 9 ]実験的調査により、千鳥配置のドメイン壁メモリの有効性が示されています。 [ 10 ] [ 11 ]最近では、組成変更による磁気特性の局所的変調などの非幾何学的アプローチが研究者によって提案されています。アニーリング誘起拡散[ 12 ]やイオン注入[ 13 ]などの技術が使用されています。