ケンタウロステクノロジー

ケンタウロステクノロジー

会社種別	法人化
業界	エレクトロニクス
設立	1995年4月、米国オースティン
創設者	グレン・ヘンリー、テリー・パークス、ダリウス・ガスキンス、アル・サト
廃止	2021年11月
運命	分割され、インテルに一部買収される
本部	テキサス州オースティン 、 アメリカ合衆国
主要人物	グレン・ヘンリー
製品	x86 CPU設計
所有者	VIAテクノロジーズ

Centaur Technologyは1995年に設立されたx86 CPU設計会社で、その後VIA Technologiesの完全子会社となった。2015年にはドキュメンタリー『Rise of the Centaur』で同社の初期の歴史が取り上げられた。^[1]同社は2021年に解散した。^[2]

Centaur Technologies Inc. は、1995 年 4 月にGlenn Henry、Terry Parks、Darius Gaskins、Al Sato によって設立されました。^{[引用が必要]}資金はIntegrated Device Technology、Inc (IDT) によって提供されました。事業目標は、Intelプロセッサよりも安価で消費電力の少ない、互換性のあるx86プロセッサを開発することでした。^{[引用が必要]}計画には 2 つの主要な要素がありました。^{[引用が必要]}

1. インテルのコアとは異なる方法で最適化された、ゼロから開発された新しい設計の x86 プロセッサ コア。
2. 高い生産性を実現するために設計された斬新な管理アプローチ。

IDT の資金提供を受けていた 3 つの異なる Centaur 設計がWinChipというマーケティング名で出荷されました。^{[引用が必要]} 1999 年 9 月、台湾の企業VIA Technologiesが IDT から Centaur を買収しました。それ以来、 VIA C3というマーケティング名で 5 つの設計が出荷され、 VIA C7プロセッサと最新の 64 ビット CPU であるVIA Nano用の設計もいくつか出荷されました。^{[引用が必要]}

VIA Nano の設計は、Zhaoxin (VIA の合弁会社) が製造したチップでさらに洗練され、改善されました。^[要出典]

2019年後半、Centaurは「AIコプロセッサを統合した世界初の高性能x86 SoC」であるCNSコアを発表しました。^[3]

2021年11月、インテルはVIAからCentaur Technology部門の従業員の大半を採用した。これは1億2500万ドル相当の取引であり、事実上x86部門の人材とノウハウを獲得したことになる。^{[4] [5]} VIAはx86のライセンスと関連特許を保持し、Zhaoxin CPUの合弁事業は継続している。^[6]

Centaur のチップは、歴史的に当時の同等の x86 設計よりもはるかに小型で、そのため製造コストが安く、消費電力も少ない^{[引用が必要] 。このため、}組み込み市場では魅力的なものとなった。^{[引用が必要]}

Centaur の設計哲学は、常に、ターゲット市場が要求するタスクに対して「十分な」パフォーマンスを提供することに重点を置いていました。設計チームが行った設計上のトレードオフの一部は、一般的な常識に反するものでした。^[要出典]

Centaur/VIA は、2004 年の VIA C7 リリースから、VIA PadLockの形でハードウェア暗号化アクセラレーションを備えたプロセッサを設計した最初の企業の 1 つでした。 ^{[引用が必要] Intel と AMD は、2008 年に}AES-NI、 2013 年にIntel SHA 拡張、2015 年にRDRAND を追随しました。 ^{[引用が必要]}

• 多くのベンチマークではメモリ パフォーマンスが制限要因となるため、VIA プロセッサでは、大規模なプライマリ キャッシュ、大規模なTLB、積極的なプリフェッチなどの機能強化が実装されています。これらの機能は VIA 独自のものではありませんが、メモリ アクセスの最適化は、ダイ スペースを節約するために機能が犠牲にされなかった領域の 1 つです。実際、十分なプライマリ キャッシュ (128 KB) は、常に Centaur 設計の特徴となっています。^{[引用が必要]}
• 一般的に、クロック周波数はサイクルあたりの命令数の増加よりも優先されます。アウトオブオーダー命令実行などの複雑な機能は、クロックレートの向上に影響し、ダイスペースと電力を大幅に追加する必要があり、いくつかの一般的なアプリケーションシナリオではパフォーマンスにほとんど影響がないため、意図的に実装されていません。^{[引用が必要]}
• パイプラインは、頻繁に使用されるレジスタ - メモリおよびメモリ - レジスタ形式の x86 命令を 1 クロックで実行できるように構成されています。頻繁に使用されるいくつかの命令は、他の x86 プロセッサよりも少ないクロック サイクルで済みます。^{[引用が必要]}
• めったに使用されない x86 命令はマイクロコードで実装され、他の x86 命令の組み合わせとしてエミュレートされます。これにより、ダイ スペースが節約され、消費電力が低減されます。実際のアプリケーション シナリオのほとんどへの影響は最小限です。^{[引用が必要]}
• これらの設計原理は、命令セットを小さく、最適化することで CPU 全体のパフォーマンスを高速化できると主張する、RISCの提唱者から派生したものです。C3 設計は、 CISC設計である x86 命令セットを受け入れるため、純粋な RISC 設計とは見なされません。^[要出典]
• x86 に加えて、これらのプロセッサは文書化されていない代替命令セットをサポートしています。^{[引用が必要]}

• VIA C7 Esther (C5J) は、VIA C3 Nehemiah+ (C5P) の進化形であり、Centaur は、制約されたトランジスタ/電力予算とパフォーマンスのバランスをとるという従来のアプローチを採用しました。^{[引用が必要]}
• VIA C3 シリーズ チップの設計哲学の要は、効率的な「フロントエンド」、つまりプリフェッチ、キャッシュ、分岐予測メカニズムによってサポートされている場合、比較的単純なインオーダー スカラー コアでも、複雑なスーパースカラー アウトオブオーダー コアに対して妥当なパフォーマンスを提供できるという点です。^{[引用が必要]}
• VIA C7の場合、設計チームはチップの「フロントエンド」、つまりキャッシュサイズ、連想性、スループット、プリフェッチシステムのさらなる合理化に重点を置きました。^[7]同時に、チップの実行コア（「バックエンド」）には大きな変更は加えられていないようです。
• VIA C7 はクロック速度が熱的に制約されないため、AMD/Intel チップとのパフォーマンスの差をさらに縮めることに成功しました。^{[引用が必要]}

• VIA Nano Isaiah (CN) は、初のスーパースカラー アウトオブオーダー CPU や初の 64 ビット CPU など、Centaur の数々の初機能を組み合わせたものです。^{[引用が必要]}
• VIA Nano の開発では、VIA C7 と同様のTDP を維持しながら、ワットあたりのパフォーマンスの計算におけるパフォーマンス面を大幅に改善することに重点が置かれました。 ^{[引用が必要]}

Centaurは2019年後半に、 AVX-512をサポートし、AIコプロセッサを統合した新しいx86-64「CNS」CPUを発表しました。 ^[3] CNS CPUは、VIAがCentaur部門をIntelに売却した2021年にキャンセルされました。^[4] CNSコアCPUは最大8コアで、2GHzの基本周波数で動作しました。IntelのLGA2011-3 CPUと同じLGA2011ピンソケットを使用していましたが、Intelのマザーボードとは電気的に互換性がありません。CNS CPUコアはTSMC 16 nmノードで作られました。CNSで行われた進歩の一部は、後にVIAが合弁事業を行っているZhaoxin Semiconductor CPUの一部に使用されました。 ^[8]

• 
  未リリースのCHAプロセッサ
• 
  キャップ解除済みCHAプロセッサ
• 
  CHAプロセッサのダイショット

注: 64K の二次キャッシュを備えた180 nm Duron Morgan コア (106 mm²) であっても、130 nm プロセスに縮小すると、ダイ サイズは 76 mm² のままになります。^{[引用が必要]} VIA x86 コアはより小型で、製造コストも安価です。^{[引用が必要]この表からわかるように、90 nm プロセスでは、} P4 Prescottコア1 個と同じ面積で、ほぼ 4 個の C7 コアを製造できます。

• 肇新

• ホームページ^{[乗っ取られた]}
• ケンタウロスの台頭 (2015) - ドキュメンタリー映画