単純なプロセッサの非同期配列

非同期アレイ・オブ・シンプル・プロセッサ（AsAP）アーキテクチャは、再構成可能なメッシュネットワークで相互接続された小さなスクラッチパッドメモリを備えた、複雑さを軽減したプログラマブルプロセッサの2次元アレイで構成されています。AsAPは、カリフォルニア大学デービス校のVLSI計算研究所（VCL）の研究者によって開発され、比較的小さな回路面積を使用しながら、高いパフォーマンスとエネルギー効率を実現しています。2006年に作成されました。^[1]

AsAP プロセッサは、将来の製造技術での実装に適しており、グローバル非同期ローカル同期(GALS) 方式でクロックされます。個々の発振器は、作業がない場合には 9 サイクルで完全に停止し (リークのみ)、作業が可能になると 1 サイクル未満でフルスピードで再起動します。このチップには、水晶発振器、位相ロック ループ、遅延ロック ループ、グローバルクロック信号、またはグローバル周波数や位相関連の信号は一切必要ありません。

マルチプロセッサ アーキテクチャは、多くの複雑なデジタル信号プロセッサ (DSP)アプリケーションでタスク レベルの並列処理を活用し、また、きめ細かい並列処理を使用して多くの大規模なタスクを計算します。

AsAP はいくつかの新しい主要機能を使用します。そのうち 4 つは次のとおりです。

• 多くの DSP アプリケーションで高性能と低消費電力を実現するように設計されたチップ マルチプロセッサ (CMP) アーキテクチャ。
• 各プロセッサのメモリが小さく、アーキテクチャがシンプルなため、高いエネルギー効率を実現できます。
• グローバル非同期ローカル同期 (GALS) クロッキングはクロック設計を簡素化し、スケーラビリティの容易さを大幅に向上させ、さらに消費電力を削減するために使用できます。
• プロセッサ間の通信は、長いグローバル配線を回避し、大規模アレイや高度な製造技術への拡張性を高めるために、最も近い隣接ネットワークによって実行されます。各プロセッサは、任意の 2 つの隣接プロセッサからデータを受信し、4 つの隣接プロセッサの任意の組み合わせにデータを送信できます。

36 個 (6x6) のプログラム可能なプロセッサを搭載したチップは、合成標準セル技術を使用して 0.18 μm CMOS で 2005 年 5 月にテープアウトされ、完全に機能しています。チップ上のプロセッサは 1.8V で 520 MHz から 540 MHz のクロック レートで動作し、各プロセッサは 475 MHz でアプリケーションを実行中に平均 32 mW を消費します。

ほとんどのプロセッサは 2.0 V で 600 MHz を超えるクロック レートで動作します。そのため、AsAP は大学で設計された製造プロセッサ (プログラム可能または非プログラム可能) の中で最も高いクロック レートを持つプロセッサの 1 つであり、公開された研究論文では 2 番目に高いクロック レートであることが知られています。

0.9 V では、プロセッサあたりの平均アプリケーション電力は 116 MHz で 2.4 mW です。各プロセッサは 0.66 mm² を占有します。

第 2 世代の65 nm CMOS 設計には、専用の高速フーリエ変換(FFT)、ビタビ デコーダ、ビデオモーション推定プロセッサ、16 KB の共有メモリ、長距離プロセッサ間相互接続を備えた 167 個のプロセッサが含まれています。プログラマブル プロセッサは、電源電圧とクロック周波数を個別に動的に変更できます。チップは完全に機能します。プロセッサは 1.3 V で最大 1.2 GHz で動作します。これは、大学で設計された製造プロセッサの中で最高クロック レートであると考えられます。1.2 V では、100% アクティブ時に 1.07 GHz で動作し、47 mW を消費します。0.675 V では、100% アクティブ時に 66 MHz で動作し、608 μW を消費します。この動作ポイントにより、わずか 9.2 ワットの消費電力で、1 秒あたり 1 兆回のMACまたは算術論理ユニット(ALU) 操作が可能になります。MIMDアーキテクチャと細粒度クロック発振器のストールにより、操作あたりのエネルギー効率は、さまざまなワークロードにわたってほぼ完全に一定になります。これは、多くのアーキテクチャでは当てはまりません。

AsAP の多くの DSP および一般タスクのコーディングが完了しました。マップされたタスクには、フィルター、畳み込みコーダー、インターリーバー、ソート、平方根、CORDIC sin/cos/arcsin/arccos、行列乗算、疑似乱数ジェネレーター、長さ 32 ～ 1024 の高速フーリエ変換(FFT)、完全な k=7 Viterbi デコーダー、JPEGエンコーダー、 IEEE 802.11a/g無線 LAN 送信機および受信機用の完全な完全準拠ベースバンド プロセッサ、およびH.264エンコーダー用の完全なCAVLC圧縮ブロックが含まれます。ブロックは変更を必要とせずに直接接続できます。電力、スループット、および面積の結果は、通常、既存のプログラム可能な DSP プロセッサよりも何倍も優れています。

このアーキテクチャにより、プログラミングとプロセッサ間のタイミングが完全にハードウェアで処理されることを明確に分離できます。最近完成したCコンパイラと自動マッピング ツールにより、プログラミングがさらに簡素化されます。

• メニーコア
• マルチコアプロセッサ
• ＭＩＭＤ
• 並列コンピューティング

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• VLSI 計算ラボ、カリフォルニア大学デービス校
• 非同期シンプルプロセッサアレイ (AsAP) プロジェクト
• AsAP を紹介する EETimes の記事