VHDL

VHDL（VHSICハードウェア記述言語）は、システムレベルから論理ゲートレベルまで、複数の抽象度レベルでデジタルシステムの動作と構造をモデル化できるハードウェア記述言語です。設計入力、ドキュメント作成、検証に使用できます。この言語は1980年代に米国軍のVHSICプログラム向けに開発され、 IEEE（電気電子学会）によってIEEE Std 1076として標準化されました。最新バージョンはIEEE Std 1076-2019です。アナログシステムやミックスドシグナルシステムをモデル化するために、VHDLをベースとしたIEEE標準化HDLであるVHDL-AMS（正式にはIEEE 1076.1）が開発されました。     

1983年、VHDLは、サプライヤー企業が機器に組み込んでいるASICの動作を文書化するために、米国国防総省の要請により開発されました。標準規格MIL-STD-454N ^{[ 2 ]}の要件64、セクション4.5.1「VHDLによるASICの文書化」では、「マイクロエレクトロニクスデバイス」のVHDLによる文書化が明示的に要求されています。

このドキュメントの情報に基づいてASICをシミュレーションできるというアイデアは非常に魅力的だったため、 VHDLファイルを読み込めるロジックシミュレータが開発されました。次のステップは、VHDLを読み込み、回路の物理的な実装定義を出力するロジック合成ツールの開発でした。

国防総省は、構文の可能な限り多くをAdaに基づいて構築することを要求しており、Adaの開発において既に徹底的にテストされた概念を再発明することを避けるため、 VHDLは概念と構文の両方においてAdaプログラミング言語から多くの要素を借用しています。

IEEE 1076–1987 ^{[ 3 ]}に準拠して設計された VHDL の初期バージョンには、数値 (整数と実数)、論理 (ビットとブール)、文字と時間、および文字列と呼ばれる配列など、幅広いデータ型が含まれていました。bitbit_vectorcharacter

しかし、この版で解決されなかった問題は、信号の駆動強度（なし、弱い、強い）と未知の値も考慮される多値論理でした。これには、9値論理型（スカラーとそのベクトル版）を定義したIEEE標準1164が必要でした。親型の解決済みサブタイプである型信号は、バス構造をモデル化するために複数の駆動を可能にし、接続された解決関数が競合する割り当てを適切に処理します。std_logicstd_logic_vectorstd_Ulogicstd_logic

1993年に更新されたIEEE 1076では、構文の一貫性が向上し、命名の柔軟性が高まり、ISO-8859-1印刷可能文字characterを許容する型が拡張され、演算子が追加されました。xnor

標準規格のマイナーチェンジ（2000年と2002年）により、保護型（C++のクラスの概念に類似）の概念が追加され、ポートマッピング規則のいくつかの制限が削除されました。

IEEE標準1164に加えて、言語の機能を拡張するためにいくつかの派生標準が導入されました。IEEE標準1076.2では、実数型と複素数型のデータ処理が改善されました。IEEE標準1076.3では、ベクトルに対する算術演算を容易にするために、符号付き型と符号なし型が導入されました。IEEE標準1076.1（VHDL-AMSとして知られる）では、アナログ回路と混合信号回路の設計拡張機能が提供されました。

他のいくつかの標準規格は、特にVITAL（VHDL Initiative Towards ASIC Libraries）^{[ 4 ]}やマイクロ波回路設計の拡張など、VHDLのより広範な使用をサポートしています。

2006年6月、 AccelleraのVHDL技術委員会（IEEEから標準の次期更新作業を委任されている）は、VHDL-2006のいわゆるドラフト3.0を承認しました。この提案された標準は、以前のバージョンとの完全な互換性を維持しながら、VHDLコードの記述と管理を容易にする多数の拡張機能を提供します。主な変更点としては、子標準（1164、1076.2、1076.3）をメインの1076標準に組み込むこと、演算子の拡張セット、case文とgenerate文の構文の柔軟性の向上、VHPI（VHDL手続き型インターフェース）（C/C++言語へのインターフェース）の組み込み、およびPSL（プロパティ仕様言語）のサブセットの組み込みなどが挙げられます。これらの変更により、合成可能なVHDLコードの品質が向上し、テストベンチの柔軟性が高まり、システムレベルの記述にVHDLをより広く使用できるようになります。

2008年2月、AccelleraはVHDL 4.0（非公式にはVHDL 2008とも呼ばれる）を承認しました。これはバージョン3.0の試用期間中に発見された90以上の問題に対処し、拡張された汎用型を含んでいます。2008年、AccelleraはIEEEにVHDL 4.0を提出し、IEEE 1076-2008への採用投票にかけました。VHDL標準IEEE 1076-2008 ^{[ 5 ]}は2009年1月に発行されました。

VHDLは一般的に、論理回路を記述するテキストモデルを作成するために使用されます。このようなモデルは、論理設計の一部である場合にのみ、合成プログラムによって処理されます。シミュレーションプログラムは、設計とインターフェースする論理回路を表すシミュレーションモデルを使用して、論理設計をテストするために使用されます。このシミュレーションモデルの集合は、一般的にテストベンチと呼ばれます。

VHDLシミュレータは、一般的にイベント駆動型シミュレータです。^{[ 14 ]}これは、各トランザクションが特定のスケジュールされた時間でイベントキューに追加されることを意味します。たとえば、信号割り当てが1ナノ秒後に発生する必要がある場合、イベントは時間+1nsでキューに追加されます。遅延がゼロの場合も許可されますが、それでもスケジュールする必要があります。このような場合は、無限に小さな時間ステップを表すデルタ遅延が使用されます。シミュレーションは、トリガーされたステートメントが評価されるステートメント実行と、キュー内のイベントが処理されるイベント処理の2つのモードを交互に実行します。

VHDLにはハードウェア設計に内在する並列性を扱うための構成要素がありますが、これらの構成要素（プロセス）は、Adaの並列構成要素（タスク）とは構文が異なります。Adaと同様に、VHDLは厳密な型付けを持ち、大文字と小文字を区別しません。ハードウェアでよく行われる操作を直接表現するために、VHDLにはAdaにはない多くの機能があり、例えばnandやnorを含む拡張されたブール演算子セットなどがあります。

VHDLはファイル入出力機能を備えており、汎用テキスト処理言語として使用できますが、シミュレーションテストベンチでは刺激データや検証データとしてファイルがより一般的に使用されます。実行可能バイナリを生成するVHDLコンパイラも存在します。この場合、ホストコンピュータ上のファイルを使用して刺激を定義し、ユーザーと対話し、結果を期待値と比較することで、設計の機能を検証するテストベンチをVHDLで作成できる可能性があります。しかし、ほとんどの設計者はこの作業をシミュレータに任せています。

経験の浅い開発者が、シミュレーションは成功するものの、実際のデバイスに合成できない、あるいは実用的ではないほど大きすぎるコードを作成することは比較的容易である。特に陥りやすい落とし穴の一つは、記憶素子としてD型フリップフロップではなく透過ラッチを誤って作成してしまうことである。^{[ 15 ]}

VHDL IDE (FPGA実装用、例えばXilinx ISE、Altera Quartus、Synopsys Synplify、Mentor Graphics HDL Designerなど) でハードウェアを設計して、目的の回路のRTL回路図を作成できます。その後、生成された回路図はシミュレーション ソフトウェアを使用して検証できます。シミュレーション ソフトウェアは、適切なテスト ベンチを生成した後、回路の入力と出力の波形を表示します。特定の回路または VHDL コードに対して適切なテスト ベンチを生成するには、入力を正しく定義する必要があります。たとえば、クロック入力の場合は、ループ処理または反復ステートメントが必要です。^{[ 16 ]}

VHDLモデルがCPLDやFPGAなどのプログラマブルロジックデバイスにマッピングされるゲートとワイヤに変換される場合、プロセッサチップ上でVHDLコードが実行されるのではなく、実際のハードウェアが構成されることになります。

システム設計にVHDLを使用する際の主な利点は、合成ツールが設計を実際のハードウェア（ゲートと配線）に変換する前に、必要なシステムの動作を記述（モデル化）し、検証（シミュレーション）できる点にある。

もう一つの利点は、VHDLが並行システムの記述を可能にすることです。VHDLはデータフロー言語であり、BASIC、C、アセンブリ言語などの手続き型プログラミング言語とは異なり、すべてのステートメントが同時に実行されることを前提としています。手続き型言語では、一連のステートメントが1命令ずつ順次実行されます。

VHDLプロジェクトは多目的です。一度作成した計算ブロックは、他の多くのプロジェクトで使用できます。ただし、多くの構成パラメータや機能パラメータ（容量パラメータ、メモリサイズ、要素ベース、ブロック構成、相互接続構造など）を調整できます。

VHDLプロジェクトは移植性に優れています。ある要素ベース向けに作成されたコンピューティングデバイスプロジェクトは、別の要素ベース（例えば、様々な技術を用いたVLSIなど）に移植することができます。

オリジナルのVerilogと比較した VHDL の大きな利点は、VHDL が完全な型システムを備えていることです。設計者は型システムを使用して、より構造化されたコードを書くことができます (特にレコード型を宣言することによって)。^{[ 17 ]}

VHDLでは、設計は少なくともインターフェースを記述するエンティティと、実際の実装を含むアーキテクチャで構成されます。さらに、ほとんどの設計はライブラリモジュールをインポートします。一部の設計には、複数のアーキテクチャと構成が含まれる場合もあります。

VHDLにおける単純なANDゲートは次のようになります。

-- (これは VHDL コメントです) /* これはブロック コメント (VHDL-2008) */ -- IEEE ライブラリから std_logic をインポートします library IEEE ; use IEEE.std_logic_1164 . all ;-- これはエンティティですentity ANDGATE is port ( I1 : in std_logic ; I2 : in std_logic ; O : out std_logic ); end entity ANDGATE ;-- これはアーキテクチャです。ANDGATEのアーキテクチャRTLは、 O <= I1とI2から始まります。;アーキテクチャRTLの終了;

（ はレジスタ転送レベルRTL設計を表します。） 上記の例は HDL 初心者には冗長に見えるかもしれませんが、多くの部分はオプションであるか、一度だけ記述すれば済みます。一般的に、このような単純な関数は、このような単純なもの専用のモジュールを用意するのではなく、より大きな動作モジュールの一部となります。さらに、型などの要素の使用は、最初はやりすぎに見えるかもしれません。組み込み型を簡単に使用して、最初はライブラリのインポートを避けることができます。しかし、単純なビット (0,1 )の代わりに、多値論理、特に9 値論理( 、、、、、、、) を使用すると、現在他のどの HDL にも存在しない非常に強力なシミュレーションおよびデバッグツールが設計者に提供されます。std_logicbitUX01ZWHL-

以下の例からわかるように、VHDLコードは非常に簡潔な形式で記述できます。しかし、経験豊富な設計者は通常、可読性と保守性を考慮して、このような簡潔な形式を避け、より冗長なコーディングスタイルを採用します。

S = '1'の場合、X <= Aとなる。それ以外の場合はB となる。

library IEEE ; use IEEE.std_logic_1164. all ; entity mux4 is port ( a1 : in std_logic_vector ( 2 downto 0 ); a2 : in std_logic_vector ( 2 downto 0 ); a3 : in std_logic_vector ( 2 downto 0 ); a4 : in std_logic_vector ( 2 downto 0 ); sel : in std_logic_vector ( 1 downto 0 ); b : out std_logic_vector ( 2 downto 0 ) ); end mux4 ; architecture rtl of mux4 is -- 宣言部分: 空begin p_mux : process ( a1 , a2 , a3 , a4 , sel ) begin case sel is when "00" => b <= a1 ; when "01" => b <= a2 ; when "10" => b <= a3 ; when others => b <= a4 ; end case ; end process p_mux ; end rtl ;

-- ラッチテンプレート 1: Enable = '1'の場合、Q <= Dそれ以外の場合はQ ;-- ラッチテンプレート 2:プロセス(すべて) begin Q <= D when ( Enable ); end process ;

DFF : process ( all ) is begin if RST then Q <= '0' ; elsif rising_edge ( CLK ) then Q <= D ; end if ; end process DFF ;

DFF : process ( RST , CLK ) is begin if RST then Q <= '0' ; elsif CLK 'event and CLK = '1' then Q <= D ; end if ; end process DFF ;

DFF : RST = '1'のときQ <= '0'、それ以外の場合はrising_edge ( clk )のときD ;

DFF : process ( all ) is begin if rising_edge ( CLK ) then Q <= D ; end if ; if RST then Q <= '0' ; end if ; end process DFF ;

ライブラリIEEE ; USE IEEE.Std_logic_1164. all ;entity RisingEdge_DFlipFlop_SyncReset is port ( Q : out std_logic ; Clk : in std_logic ; sync_reset : in std_logic ; D : in std_logic ); end RisingEdge_DFlipFlop_SyncReset ;architecture Behavioral of RisingEdge_DFlipFlop_SyncReset is begin process ( Clk ) begin if ( rising_edge ( Clk )) then if ( sync_reset = '1' ) then Q <= '0' ; else Q <= D ; end if ; end if ; end process ; end Behavioral ;

library IEEE ; use IEEE.std_logic_1164. all ; use IEEE.numeric_std. all ; -- 符号なし型の場合entity COUNTER is generic ( WIDTH : in natural := 32 ); port ( RST : in std_logic ; CLK : in std_logic ; LOAD : in std_logic ; DATA : in std_logic_vector ( WIDTH - 1 downto 0 ); Q : out std_logic_vector ( WIDTH - 1 downto 0 )); end entity COUNTER ;COUNTERのRTLアーキテクチャは始めるprocess ( all ) is begin if RST then Q <= ( others => '0' ); elsif rising_edge ( CLK ) then if LOAD = '1' then Q <= DATA ; else Q <= std_logic_vector ( unsigned ( Q ) + 1 ); end if ; end if ; end process ;エンドアーキテクチャRTL ;

プロセス開始CLK <= ' 1' ; 10 NS待機; CLK <= ' 0' ; 10 NS待機;プロセス終了;

プロセス開始START = '1'まで待機; -- START がハイになるまで待機for i in 1 to 10 loop -- その後、数クロック周期待機... CLKが上昇エッジになるまで待機; end loop ;for i in 1 to 10 loop -- 1から10までの数値をDATAに書き込み、サイクルごとに1ずつ書き込むDATA <= to_unsigned ( i , 8 ); wait until rising_edge ( CLK ); end loop ;-- 出力が変わるまで待機RESULTで待機; -- クロック周期の間 ACK を発生させるACK <= '1' ; rising_edge ( CLK ); ACK <= '0'まで待機;-- 以下同様...処理終了;

標準パッケージとも呼ばれます。

コマーシャル：

• アルデックアクティブHDL
• リズムが鋭い
• メンターグラフィックスモデルシム
• メンターグラフィックス クエスタ アドバンストシミュレーター
• Synopsys VCS-MX ^{[ 20 ]}
• Xilinx Vivado Design Suite (Vivado シミュレータを搭載)

他の：

• EDA Playgroundは、無料のWebベースのVHDL IDEです（VHDLシミュレーションには、Synopsys VCS、Cadence Incisive、Aldec Riviera-PRO、GHDLを使用します）。
• GHDLは、VHDLプログラムを実行できるオープンソースの^{[ 21 ]} VHDLコンパイラです。（ GHDLはGi​​tHubで公開されています）
• freerangefactory.org によるboot は、GHDL とGTKWaveをベースにした VHDL コンパイラおよびシミュレータです。
• Simili by Symphony EDAは、 Wayback Machine （2007年10月2日アーカイブ）にある無料の商用VHDLシミュレータです。
• Nick Gasson によるnvcは、オープンソースの VHDL コンパイラおよびシミュレータです。^{[ 22 ] [ 23 ]}
• Edwin Naroska によるfreehdlは、2001 年以来放棄されたオープンソースの VHDL シミュレータでした。^{[ 24 ]}

注記

• Ashenden, Peter J. (2008). VHDL設計者ガイド、第3版（Systems on Silicon） . ISBN 978-0-1208-8785-9。（VHDLの主要開発者の一人が執筆したVHDLリファレンスブック）
• ブライアン・ミーリー、ファブリツィオ・タッペロ（2012年2月）。デジタル実装のための強力なVHDLコードを書くための、簡潔なガイド。 2015年2月13日にFree Range VHDLからアーカイブされました。
• ヨハン・サンドストロム（1995年10月）「VerilogとVHDLの構文的および意味論的比較」『統合システム設計』EE Times。—サンドストロムは、VHDLの構成要素とVerilogの構成要素を関連付けた表を提示している。
• Qualis Design Corporation (2000-07-20). "VHDL クイックリファレンスカード" (PDF) . 1.1. Qualis Design Corporation. 2003-12-10 にオリジナル(PDF)からアーカイブされました。
• Qualis Design Corporation (2000-07-20). 「1164 パッケージ クイックリファレンス カード」(PDF) . 1.0. Qualis Design Corporation. 2016-03-14 にオリジナル(PDF)からアーカイブされました。
• Janick Bergeron、「テストベンチの作成：HDLモデルの機能検証」、2000年、ISBN 0-7923-7766-4（HDLテストベンチのバイブル）
• Krolikoski, SJ (1995年5月) 「 VITALを用いたVHDLによるASICライブラリの標準化：チュートリアル」IEEE 1995カスタム集積回路会議議事録、pp. 603–610。doi : 10.1109 /CICC.1995.518256。ISBN  0-7803-2584-2。
• Vreeland, Russell E. 「システムとチップの接続：ボードレベルシミュレーションのためのVHDL/VITALの使用」(PDF) 。 2025年5月12日取得。
• ラシュトン、アンドリュー（2011）。論理合成のためのVHDL（第3版 ）。英国ウェストサセックス州チチェスター：ワイリー。p.4。ISBN  9780470977972。
• Vreeland, Russell E. 「VITALを使用したボードレベルのコンポーネントモデリング」 。 2025年5月12日取得。
• Tuzov, Ilya; Ruiz, Juan-Carlos; de Andrés, David (2017年9月)「実装レベルで記述されたVHDLモデルにおける障害の影響を正確にシミュレートする」2017年第13回欧州信頼性コンピューティング会議（EDCC）。電気電子学会。pp. 10–17。doi : 10.1109/EDCC.2017.26。ISBN  978-1-5386-0602-5。

• 公式サイト
• VHDL解析・標準化グループ（VASG）