SPARC64V の

SPARC64V の

一般情報
発売	2001
デザイン：	富士通
パフォーマンス
最大CPU クロックレート	1.10GHz～1.35GHz
アーキテクチャと分類
命令セット	SPARC V9
物理的仕様
コア	1

SPARC64 V ( Zeus ) は、富士通が設計したSPARC V9 マイクロプロセッサです。^[1] SPARC64 Vは、サーバー、そして後にスーパーコンピュータ向けに設計された一連の後続プロセッサの基礎となりました。

サーバーシリーズは、SPARC64 V+、VI、VI+、VII、VII+、X、X+、XII です。SPARC64 VI とその後継の VII+ は、富士通と Sun (後のOracle )のSPARC Enterprise M シリーズサーバーで使用されていました。サーバーに加えて、SPARC64 VII のバージョンは、市販されている Fujitsu FX1 スーパーコンピューターでも使用されていました。2017 年 10 月現在、SPARC64 XII は最新のサーバープロセッサであり、Fujitsu と Oracle M12 サーバーで使用されています。

スーパーコンピュータシリーズはSPARC64 VIIをベースにしており、SPARC64 VIIfx、IXfx、XIfxがある。SPARC64 VIIIfxは京コンピュータに、SPARC64 IXfxは市販のPRIMEHPC FX10に採用された。2016年7月現在、SPARC64 XIfxは最新のスーパーコンピュータプロセッサであり、富士通PRIMEHPC FX100スーパーコンピュータに採用されている。

1990年代後半、富士通の子会社であるHAL Computer Systemsは、SPARC64 GPの後継機としてSPARC64 Vを設計していた。1999年のマイクロプロセッサフ​​ォーラムで初めて発表されたHAL SPARC64 Vは、1GHzで動作し、スーパースペキュレーションを備えたワイドスーパースカラ構成、L1命令トレースキャッシュ、小型だが非常に高速な8KBのL1データキャッシュ、命令とデータ用の独立したL2キャッシュを備えていた。富士通のCS85プロセス、6層の銅配線を備えた0.17μm CMOSプロセスで設計され、380mm 2のダイに6500万個のトランジスタで構成されていた^。当初は2001年後半に富士通GranPowerサーバでリリースされる予定だったが、富士通がHALを閉鎖したため2001年半ばにキャンセルされ、富士通の設計に置き換えられた。^[2]

最初の富士通SPARC64 Vは2001年12月に製造されました。^[3]動作周波数は1.1～1.35GHzでした。富士通の2003年のSPARC64ロードマップでは、1.62GHzバージョンを2003年後半か2004年初めにリリースする予定でしたが、SPARC64 V+に取って代わられました。^[4] SPARC64 Vは富士通のPRIMEPOWERサーバーで使用されました。

SPARC64 Vは、2002年のマイクロプロセッサフ​​ォーラムで初めて発表されました。^[5]発表当時、SPARCプロセッサと64ビットサーバプロセッサの両方の中でクロック周波数が最も高く、SPARCプロセッサの中で最も高いSPEC定格を備えていました。^[5]

SPARC64 Vは、アウトオブオーダー実行機能を備えた4命令スーパースカラマイクロプロセッサである。富士通GS8900メインフレームマイクロプロセッサをベースにしている。^[6]

SPARC64 V は、第 1 段階で命令キャッシュから最大 8 つの命令をフェッチし、48 エントリの命令バッファに格納します。次の段階では、このバッファから 4 つの命令が取り出され、デコードされて適切な予備ステーションに発行されます。SPARC64 V には 6 つの予備ステーションがあり、そのうち 2 つは整数ユニット用、1 つはアドレス ジェネレータ用、2 つは浮動小数点ユニット用、1 つは分岐命令用です。整数、アドレス ジェネレータ、および浮動小数点ユニットのそれぞれには、8 エントリの予備ステーションがあります。各予備ステーションは、命令を実行ユニットにディスパッチできます。ディスパッチされる命令は、まずオペランドの可用性、次にその経過時間によって決まります。古い命令は新しい命令よりも優先されます。予備ステーションは、命令を投機的にディスパッチできます (投機的ディスパッチ)。つまり、オペランドがまだ使用可能でなくても、実行開始時に使用可能になるときに、命令を実行ユニットにディスパッチできます。ステージ 6 では、最大 6 つの命令がディスパッチされます。

レジスタ ファイルはステージ 7 で読み取られます。SPARC アーキテクチャには、整数命令と浮動小数点命令用に別々のレジスタ ファイルがあります。整数レジスタ ファイルには 8 つのレジスタ ウィンドウがあります。JWR (Joint Work Register) には 64 個のエントリがあり、8 つの読み取りポートと 2 つの書き込みポートがあります。JWR には、8 つのレジスタ ウィンドウのサブセット、つまり前のレジスタ ウィンドウ、現在のレジスタ ウィンドウ、次のレジスタ ウィンドウがあります。その目的は、レジスタ ファイルのサイズを縮小して、マイクロプロセッサがより高いクロック周波数で動作できるようにすることです。浮動小数点レジスタ ファイルには 64 個のエントリがあり、6 つの読み取りポートと 2 つの書き込みポートがあります。

実行はステージ 9 で開始されます。実行ユニットは 6 つあり、整数用に 2 つ、ロードとストア用に 2 つ、浮動小数点用に 2 つあります。^[7] 2 つの整数実行ユニットは EXA と EXB で指定されます。どちらも算術論理ユニット(ALU) とシフト ユニットを備えていますが、乗算ユニットと除算ユニットを備えているのは EXA のみです。ロードとストアは、AGA と AGB で指定される 2 つのアドレス ジェネレーター (AG) によって実行されます。これらは仮想アドレスを計算するために使用される単純な ALU です。

2 つの浮動小数点ユニット (FPU) は、FLA と FLB と呼ばれます。各 FPU には加算器と乗算器が含まれていますが、グラフィックス ユニットが接続されているのは FLA のみです。これらのユニットは、加算、減算、乗算、除算、平方根、および乗算加算命令を実行します。後継のSPARC64 VIとは異なり、SPARC64 V は乗算と加算を別々の乗算操作と加算操作で実行するため、丸め誤差は最大 2 つになります。^[8]グラフィックス ユニットは、単一命令複数データ(SIMD) 命令のセットであるビジュアル命令セット(VIS) 命令を実行します。除算と平方根を除くすべての命令はパイプライン化され、除算と平方根は反復アルゴリズムを使用して実行されます。FMA 命令は、オペランド レジスタから 3 つのオペランドを読み取り、2 つのオペランドを乗算し、その結果と 3 番目のオペランドを加算器に転送し、それらを加算して最終結果を生成することによって実装されます。

実行ユニットとロードからの結果はレジスタ ファイルに書き込まれません。プログラムの順序を維持するために、結果は更新バッファに書き込まれ、コミットされるまでそこに保存されます。SPARC64 V には、整数ユニットと浮動小数点ユニット用に別々の更新バッファがあります。どちらもそれぞれ 32 エントリあります。整数レジスタには 8 つの読み取りポートと 4 つの書き込みポートがあります。書き込みポートの半分は整数実行ユニットからの結果に使用され、残りの半分はロードによって返されるデータに使用されます。浮動小数点更新バッファには 6 つの読み取りポートと 4 つの書き込みポートがあります。

コミットは早くてもステージ10で行われます。SPARC64 Vは1サイクルあたり最大4つの命令をコミットできます。ステージ11では、結果がレジスタファイルに書き込まれ、ソフトウェアから見えるようになります。^[9]

SPARC64 V には 2 レベルのキャッシュ階層があります。第 1 レベルは、命令キャッシュとデータ キャッシュの 2 つのキャッシュで構成されます。第 2 レベルは、オンダイ統合キャッシュで構成されます。

レベル 1 (L1) キャッシュの容量はそれぞれ 128 KB です。どちらも 2 ウェイ セット アソシエイティブで、ライン サイズは 64 バイトです。仮想的にインデックスが付けられ、物理的にタグ付けされています。命令キャッシュは 256 ビット バス経由でアクセスされます。データ キャッシュは 2 つの 128 ビット バスでアクセスされます。データ キャッシュは 32 ビット境界で区切られた 8 つのバンクで構成されています。ライトバック ポリシーを使用します。データ キャッシュは独自の 128 ビット単方向バスで L2 キャッシュに書き込みます。

第 2 レベル キャッシュの容量は 1 MB または 2 MB で、設定された連想性は容量によって異なります。

マイクロプロセッサには、260 MHz で動作する 128 ビットのシステム バスがあります。バスは、シングル データ レート (SDR) またはダブル データ (DDR) レートの 2 つのモードで動作し、それぞれ 4.16 GB/秒または 8.32 GB/秒のピーク帯域幅を実現します。

SPARC64 Vは1億9100万個のトランジスタで構成され、そのうち1900万個は論理回路に使用されています。^[10]これは0.13μm、^[11] 8層銅配線、相補型金属酸化膜半導体（CMOS）シリコンオンインシュレータ（SOI）プロセスで製造されました。ダイのサイズは18.14 mm x 15.99 mmで、ダイ面積は290 mm ²でした。^[10]

1.3GHzでは、SPARC64 Vの消費電力は34.7Wです。^[10] SPARC64 Vを使用する富士通PrimePowerサーバーは、マイクロプロセッサにわずかに高い電圧を供給して、1.35GHzで動作できるようにします。電源電圧と動作周波数の増加により、消費電力は約45Wに増加しました。^[12]

SPARC64 V+（コードネーム「Olympus-B」）は、SPARC64 Vのさらなる発展型である。SPARC64 Vからの改良点には、1.82～2.16GHzのより高いクロック周波数と、3MBまたは4MBのより大きなL2キャッシュが含まれている。^[1]

最初の SPARC64 V+ は 1.89 GHz バージョンで、2004 年 9 月に Fujitsu PrimePower 650 および 850 に搭載されて出荷されました。2004 年 12 月には、1.82 GHz バージョンが PrimePower 2500 に搭載されて出荷されました。これらのバージョンには 3 MB の L2 キャッシュがあります。^[13] 2006 年 2 月には、4 つのバージョンが導入されました。1.65 GHz および 1.98 GHz バージョンは 3 MB の L2 キャッシュを搭載して PrimePower 250 および 450 に搭載され、2.08 GHz および 2.16 GHz バージョンは 4 MB の L2 キャッシュを搭載してミッドレンジおよびハイエンド モデルに搭載されました。^[14]

^{このチップは、面積294.25 mm 2}の18.46 mm x 15.94 mmのダイに約4億個のトランジスタを搭載しており、10層の銅配線を備えた90 nm CMOSプロセスで製造されました。^[6]

SPARC64 VI （コード名：Olympus-C）は、 SPARC64 V+の後継となる2コアプロセッサ（初のマルチコアSPARC64プロセッサ）である。富士通が90nm、10層銅、CMOS SOI（シリコン・オン・インシュレータ）プロセスで製造し、2つのコアとL2キャッシュをダイ上に統合した。各コアはSPARC64 V+プロセッサの改良版である。主な改良点の1つは、双方向の粗粒度マルチスレッディング（CMT）の追加で、富士通はこれを垂直マルチスレッディング（VMT）と呼んでいる。CMTでは、どのスレッドが実行されるかはタイムシェアリングによって決定され、スレッドが長いレイテンシの操作を実行している場合は、実行が他のスレッドに切り替えられる。^[15] CMTの追加には、プログラムカウンタと制御レジスタ、整数レジスタ、浮動小数点レジスタを複製する必要があり、スレッドごとに各レジスタのセットが存在するようになった。浮動小数点融合積和演算（FMA）命令も追加され、SPARCプロセッサとしては初めてこれを実現した。^[8]

コアは 6 MB のオンダイ統合 L2 キャッシュを共有します。L2 キャッシュは 12 ウェイ セット アソシエイティブで、256 バイト ラインを持ちます。キャッシュには、256 ビット読み取りバスと 128 ビット書き込みバスの 2 つの単方向バスを介してアクセスします。SPARC64 VI には、新しいシステム バスである Jupiter Bus があります。SPARC64 VI は、5 億 4000 万個のトランジスタで構成されています。ダイのサイズは 20.38 mm x 20.67 mm (421.25 mm ² ) です。

SPARC64 VIは、もともと2004年半ばに富士通のPrimePowerサーバに搭載される予定だった。PrimerPowerの開発は、富士通とサン・マイクロシステムズが2004年6月にAdvanced Product Line (APL)と呼ばれる新しいサーバで協力すると発表した後、中止された。これらのサーバは2006年半ばに導入される予定だったが、2007年4月にSPARC Enterpriseとして導入されるまで延期された。発表時点でSPARC Enterpriseに搭載されていたSPARC64 VIプロセッサは、5MB L2キャッシュの2.15GHzバージョンと、6MB L2キャッシュの2.28GHzバージョンおよび2.4GHzバージョンだった。^[16]

SPARC64 VII（旧称SPARC64 VI+）^[17] 、コード名Jupiter ^[18]は、2008年7月に発表されたSPARC64 VIのさらなる発展型である。^[18]これはクアッドコアのマイクロプロセッサである。各コアは双方向同時マルチスレッディング（SMT）が可能であり、これは富士通が垂直マルチスレッディング（VMT）と呼ぶ双方向粗粒度マルチスレッディングに代わるものである。したがって、8つのスレッドを同時に実行することができる。^[19]その他の変更点としては、RAS機能の増加、整数レジスタファイルのECC保護、エラーチェッカーの数が約3,400に増加したことが挙げられる。これは6億個のトランジスタで構成され、サイズは21.31 mm × 20.86 mm（444.63 mm ²）で、富士通の65 nm CMOS銅配線プロセスで製造されている。

SPARC64 VIIはSPARC Enterpriseに搭載されました。前身のSPARC64 VIとソケット互換性があり、フィールドアップグレードが可能です。SPARC64 VIIは、ネイティブクロック周波数で動作しながら、SPARC64 VIと共存できます。^[20] SPARC64 VIIの最初のバージョンは、SPARC Enterprise M4000およびM5000で使用された5MB L2キャッシュを備えた2.4GHzバージョンと、6MB L2キャッシュを備えた2.52GHzバージョンでした。^[18] 2008年10月28日、5MB L2キャッシュを備えた2.52GHzバージョンがSPARC Enterprise M3000に導入されました。^[21] 2009年10月13日、富士通とサンはSPARC64 VII（コード名Jupiter+）の新バージョンを発表しました。^[22] M4000とM5000には5.5MBのL2キャッシュを備えた2.53GHzバージョン、M8000とM9000には6MBのL2キャッシュを備えた2.88GHzバージョンが発表されました。^[23] 2010年1月12日には、5MBのL2キャッシュを備えた2.75GHzバージョンがM3000に発表されました。^[24]

SPARC64 VII+ ( Jupiter-E ) ^{[25]は、Oracleからは}M3と呼ばれ、^[25] SPARC64 VIIのさらなる発展型である。クロック周波数は3GHzまで増加し、L2キャッシュサイズは2倍の12MBとなった。このバージョンは、ハイエンドのSPARC Enterprise M8000およびM9000サーバー向けに2010年12月2日に発表された。^[26]これらの改良により、全体的なパフォーマンスが約20%向上した。2.66GHzバージョンは、ミッドレンジのM4000およびM5000モデル向けであった。^[25] 2011年4月12日には、2コアまたは4コアで5.5MBのL2キャッシュを備えた2.86GHzバージョンがローエンドのM3000向けに発表された。^{[27] [25]} VII+は、その前身であるVIIとソケット互換性がある。既存のハイエンドSPARC Enterprise Mシリーズサーバーは、現場でVII+プロセッサにアップグレードすることができます。^[28]

SPARC64 VIIIfx ( Venus ) は、高性能コンピューティング(HPC)向けに設計された SPARC64 VII に基づく 8 コア プロセッサです。 ^[29]結果として、VIIIfx は VII の後継ではなく、同時に存在していました。7 億 6000 万個のトランジスタで構成され、サイズは 22.7 mm x 22.6 (513.02 mm ² ) で、富士通の45 nm CMOS プロセスで銅配線を使用して製造され、1,271 個の I/O ピンがあります。VIIIfx のピーク性能は 2 GHz で 128  GFLOPS、標準消費電力は 30 °C で 58 W、効率は 2.2 GFLOPS/W です。VIIIfx には 4 つの統合メモリ コントローラがあり、合計 8 つのメモリ チャネルがあります。64 GB のDDR3 SDRAMに接続し、ピーク メモリ帯域幅は 64 GB/s です。^[30]

VIIIfxは、2006年1月に文部科学省が開始した次世代スーパーコンピュータプロジェクト（次世代スーパーコンピュータプロジェクト、プロジェクト計測とも呼ばれる）のために開発された。このプロジェクトは、2011年3月までに10PFLOPSを超える性能を持つ世界最速のスーパーコンピュータを生み出すことを目指していた。スーパーコンピュータの開発を請け負ったのは、富士通、日立、NECの3社だった。このスーパーコンピュータは当初、スカラープロセッサとベクタープロセッサを含むハイブリッドアーキテクチャを持つ予定だった。富士通が設計したVIIIfxはスカラープロセッサとなり、ベクタープロセッサは日立とNECが共同で設計することになっていた。しかし、2007年から2008年にかけての金融危機により、日立とNECは、担当するハードウェアの製造が経済的損失につながるとして、2009年5月にプロジェクトから撤退すると発表した。その後、富士通はスーパーコンピュータを再設計し、VIIIfx を唯一のプロセッサタイプとして使用しました。

2010年までに、このプロジェクトによって構築されるスーパーコンピュータは「京」と名付けられました。日本の神戸にある理化学研究所計算科学研究機構（AICS）に設置され、 ^{[31] [32] [33]、} 88,128個のVIIIfxプロセッサからその性能を引き出します。2011年6月、TOP500プロジェクト委員会は、「京」コンピュータ（まだ68,544個のプロセッサしかなく未完成）がLINPACKベンチマークで8.162  PFLOPSを記録し、ピーク性能の93％を実現し、当時世界最速のスーパーコンピュータになったと発表しました。^{[32] [34] [35] [36]}

VIIIfx コアは、SPARC64 VII のコアをベースに、HPC 向けに数多くの変更が加えられたものです。具体的には、富士通が設計した SPARC V9 アーキテクチャの拡張機能である High Performance Computing-Arithmetic Computational Extensions (HPC-ACE) です。フロントエンドでは、粗粒度のマルチスレッドが削除され、L1 命令キャッシュのサイズが半分の 32 KB になりました。また、分岐先アドレス キャッシュ (BTAC) のエントリ数が 8,192 から 1,024 に削減され、その連想性は8 から 2 に削減されました。さらに、命令デコーダの前にパイプライン ステージが追加されました。このステージは、HPC-ACE で定義された多数の整数レジスタと浮動小数点レジスタに対応しました。SPARC V9 アーキテクチャは、32 個の整数レジスタと 32 個の浮動小数点数レジスタのみを持つように設計されました。 SPARC V9 命令のエンコードでは、指定可能なレジスタの数が 32 に制限されていました。追加のレジスタを指定するために、HPC-ACE には、1 つまたは 2 つの SPARC V9 命令の直後に続く「プレフィックス」命令があります。プレフィックス命令には、(主に) SPARC V9 命令に収まらないレジスタ番号の部分が含まれています。この追加のパイプライン ステージでは、最大 4 つの SPARC V9 命令が、前のステージの最大 2 つのプレフィックス命令と結合されます。結合された命令は、次のパイプライン ステージでデコードされます。

バックエンドも大幅に変更されました。分岐命令と整数命令の予約ステーション エントリの数は、それぞれ 6 と 10 に削減されました。整数レジスタ ファイルと浮動小数点レジスタ ファイルの両方にレジスタが追加されました。整数レジスタ ファイルは 32 個増え、浮動小数点レジスタは合計 256 個になりました。追加の整数レジスタは、 SPARC V9 で定義されたレジスタ ウィンドウの一部ではありませんが、プレフィックス命令を介して常にアクセスできます。また、256 個の浮動小数点レジスタは、スカラー浮動小数点命令と整数 SIMD 命令の両方で使用できます。浮動小数点実行パイプラインの先頭に、より大きな浮動小数点レジスタ ファイルにアクセスするための追加のパイプライン ステージが追加されました。HPC-ACE の 128 ビット SIMD 命令は、合計 4 つの浮動小数点ユニットを追加して実装されました。SIMD 実行では、1 サイクルあたり最大 4 つの単精度または倍精度の積和演算 (8 FLOP) を実行できます。ロード キュー エントリの数は 16 から 20 に増加し、L1 データ キャッシュのサイズは 32 KB に半分になりました。バックエンドで実行可能な命令の数を決定するコミット スタック エントリの数は 64 から 48 に削減されました。

• 物理アドレス範囲: 41 ビット
• キャッシュ：

• L1: 32  KB双方向セットアソシエイティブデータ、32 KB 双方向セットアソシエイティブ命令 (128 バイトのキャッシュライン)、セクター化
• L2: 6  MB 12ウェイセットアソシエイティブ（128バイトライン）、インデックスハッシュ、セクター化

• 変換ルックアサイド バッファ(TLB):

• 16エントリのマイクロTLBと、命令用の256エントリの4ウェイセットアソシエイティブTLB
• データ用の512エントリ、4ウェイセットアソシエイティブTLB、犠牲キャッシュなし

• ページ サイズ: 8 KB、64 KB、512 KB、4 MB、32 MB、256 MB、2 GB

SPARC64 IXfxは、富士通とLSI ^[37]が設計したSPARC64 VIIIfxの改良版であり、2011年11月7日のPRIMEHPC FX10スーパーコンピュータの発表で初めて公開されました。^[38] PRIMEHPC FX10とともに、VIIIfxおよび京コンピュータで初めて登場した技術を商品化したものです。 VIIIfxと比較して、構造的な改善には、コア数が2倍の16個に、共有L2キャッシュの量が2倍の12 MBに、ピークDDR3 SDRAMメモリ帯域幅が85 GB/sに増加したことが含まれます。 IXfxは1.848GHzで動作し、ピーク性能は236.5GFLOPSで、消費電力は110Wで、電力効率は1ワットあたり2GFLOPS以上です。^{[39] [37]}これは10億個のトランジスタで構成され、銅配線を備えた40nm CMOSプロセスで実装されました。^[40]

SPARC64 X は、2012 年に発表され、富士通の M10 サーバー (Oracle も販売) で使用されている 16 コアのサーバー マイクロプロセッサです。SPARC64 X は、コアとチップの構成が大幅に強化された SPARC64 VII+ に基づいています。コアは、分岐予測用のパターン履歴テーブル、ロードの投機的実行、実行ユニットの増加、HPC-ACE 拡張機能 (元々は SPARC64 VIIIfx から) のサポート、3.0 GHz クロック周波数用のより深いパイプライン、暗号化、データベース、および 10 進浮動小数点数の演算と変換機能用のアクセラレータの追加によって強化されました。16 個のコアは、統合された 24 MB、24 ウェイ セット アソシエイティブ L2 キャッシュを共有します。チップ構成の改善には、4つの統合DDR3 SDRAMメモリコントローラ、グルーレス4ウェイ対称マルチプロセッシング、対称マルチプロセッシングを64ソケットまで拡張できる10個のSERDESチャネル、および2つの統合PCI Express 3.0コントローラが含まれます。SPARC64 Xには29.5億個のトランジスタが含まれており、サイズは23.5 mm x 25 mm (587.5 mm ² )で、銅配線を使用した28 nm CMOSプロセスで製造されています。^{[41] [40]}

SPARC64 X+は、2013年に発表されたSPARC64 Xプロセッサの強化版です。コア構成に若干の改善が加えられ、回路設計とレイアウトの改善によりクロック周波数が3.5GHzに向上しています。29億9千万個のトランジスタを搭載し、サイズは24mm×25mm（600mm2 ^）で、SPARC64 Xと同じプロセスで製造されています。^{[42] [43]} 2014年4月8日、Intelによる新しいXeon E5およびE7モデルの導入と、IBMによるPOWER8の導入が迫っていることを受けて、 3.7GHzのスピードビン部品が発売されました。^[44]

富士通は、2014年8月のHot ChipsシンポジウムでSPARC64 XIfxを発表しました。^[45]これは、PRIMEHPC FX10の後継機である富士通PRIMEHPC FX100スーパーコンピュータで使用されています。^{[46] [47]} XIfxは2.2GHzで動作し、ピーク性能は1.1TFLOPSです。^[48]これは37.5億個のトランジスタで構成され、台湾セミコンダクターマニュファクチャリングカンパニーの20nm高κメタルゲート（HKMG）プロセスで製造されています。マイクロプロセッサレポートは、ダイ面積が500mm2、標準消費電力が200Wであると推定しました。^[ 45 ^]

XIfx には 34 個のコアがあり、そのうち 32 個はユーザー アプリケーションの実行に使用されるコンピューティング コアで、2 個はオペレーティング システムとその他のシステム サービスの実行に使用されるアシスタント コアです。ユーザー アプリケーションとオペレーティング システムを専用コアに委任すると、コンピューティング コアのプライベート キャッシュが非アプリケーション命令やデータと共有されたり、中断されたりすることがなくなり、パフォーマンスが向上します。34 個のコアはさらに 2 つのコア メモリ グループ( CMG ) に編成され、各グループは 16 個のコンピューティング コアと 12 MB の L2 統合キャッシュを共有する 1 つのアシスタント コアで構成されています。コアを CMG に分割すると、キャッシュ コヒーレンスの実装が容易になり、34 個のコア間で L2 キャッシュを共有する必要がなくなり、34 個のコアを 1 つのダイに統合できるようになりました。2 つの CMG は、ccNUMA構成を通じてメモリを共有します。

XIfx コアは SPARC64 X+ をベースに組織的な改良が加えられています。XIfx は HPC-ACE 拡張 (HPC-ACE2) の改良版を実装しており、SIMDユニットの幅が 256 ビットに倍増し、新しい SIMD 命令が追加されています。SPARC64 IXfx と比較すると、XIfx は倍精度で 3.2 倍、単精度で 6.1 倍の改善が見られます。SIMD ユニットの幅の拡大を補うために、L1 キャッシュ帯域幅が 4.4 TB/s に増加しました。

SoC構成の改善は、メモリと相互接続インターフェースに対して行われました。統合メモリコントローラは、メモリレイテンシの減少とメモリ帯域幅の向上のために、4つのハイブリッドメモリキューブ（HMC）インターフェースに置き換えられました。Microprocessor Reportによると、IXfxはHMCを使用した最初のプロセッサでした。^[45] XIfxは、8つの4GB HMCによって提供される32GBのメモリに接続されています。HMCは16レーンバージョンで、各レーンは15Gbit/sで動作します。各CMGには2つのHMCインターフェースがあり、各HMCインターフェースは独自のポートを介して2つのHMCに接続されています。各CMGのメモリ帯域幅は240GB/s（入力120GB/s、出力120GB/s）です。

XIfx は、外部 Tofu インターコネクト コントローラへの 10 個の SERDES チャネルを、第 2 世代 Tofu2 インターコネクト用の 10 ポート統合コントローラに置き換えました。Tofu2 は、25 GB/秒の全二重帯域幅 (方向ごとに 12.5 GB/秒、10 ポートで 125 GB/秒) と改良されたルーティング アーキテクチャを備えた 6D メッシュ/トーラス ネットワークです。

富士通は2016年6月の国際スーパーコンピューティング会議で、将来のエクサスケールスーパーコンピュータにARMv8アーキテクチャを実装した自社設計のプロセッサを搭載すると発表した。A64FXは、富士通がARMホールディングスと共同で開発しているHPC-ACE2に相当するARMv8アーキテクチャの拡張機能を実装する予定である。^[49]

SPARC64 XIIは、富士通のSPARC M12サーバとともに2017年に発売された。公称12コアを搭載しているが、同年に発売されたIBMのPOWER9と同様に、12のコアはそれぞれ2つの独立したパイプラインで構成されており、SPARC64 XIIコアのパイプライン間で共有されるリソースはTLB、L1命令キャッシュ、L2キャッシュのみであり、結果としてシングルスレッドのパフォーマンスはSPARC64 Xとほとんど変わらない。SPARC64 XIIは、最大4.25GHzのベース周波数と4.35GHzのブースト周波数で動作する。チップサイズは25.8mm×30.8mm（795mm2）で^、TSMCの20nmプロセスで製造された54億5千万個のトランジスターを内蔵している。コアの2つのパイプラインはそれぞれ、1サイクルあたり8命令をフェッチし、4命令をデコードして6命令を実行でき、4つのSMTスレッド（CPUあたり96スレッド）をサポートします。各パイプラインには独自の32MB 4ウェイL1データキャッシュがあり、2つのパイプラインは64MB 4ウェイアソシエイティブL1命令キャッシュと512MB 16ウェイL2キャッシュを共有します。SPARC64 XIIは、富士通初のL3キャッシュ（32MB 16ウェイ）を備えたSPARC CPUです。8レーンPCIe 3.0ポートの数は、チップあたり4つに倍増しました。メモリ速度は50％増加して2400MT/sとなり、チップの8つのDDR4チャネルの理論上の合計帯域幅は153GB/sになり、CPUあたりの容量は24スロットで最大1.5TBになります。ビルディングブロックには2つのCPUを接続でき、最大16個のビルディングブロックを接続して最大48TBのメモリを備えた32CPUサーバーを作成できます。^{[50] [51]}

• 富士通株式会社(2004 年 8 月) UNIX サーバー向け SPARC64 V プロセッサ。
• Krewell, Kevin (2003 年 11 月 24 日)。「富士通が SPARC を 2 倍に見せる」。マイクロプロセッサ レポート。
• Krewell, Kevin (2004 年 6 月 24 日)。「SPARC の新しいロードマップ。マイクロプロセッサ レポート。」
• Krewell, Kevin (2004 年 10 月 25 日)。「SPARC が 90nm に転換」。マイクロプロセッサ レポート。
• Krewell, Kevin (2005 年 11 月 14 日)。「SPARC は依然として好調」。マイクロプロセッサ レポート。
• McGhan, Harlan (2006 年 9 月 25 日)。「Sun-Fujitsu APL アライアンス」。マイクロプロセッサ レポート。
• McGhan, Harlan (2006 年 10 月 23 日)。「SPARC64 VI が PrimeTime に対応」。マイクロプロセッサ レポート。
• Morgan, Timothy Prickett (2012 年 9 月 4 日)。「富士通、Sparc64-X でハードウェアを大幅に強化」The Register。
• モーガン、ティモシー・プリケット (2012 年 10 月 1 日)。「富士通とオラクル、将来の「Athena」Sparc64 チップで提携」。The Register。
• モーガン、ティモシー・プリケット (2013 年 1 月 25 日)。「富士通が日本で「Athena」Sparc64-X サーバーを発売」。The Register。
• Sakamoto, Mariko 他 (2003)。「エンタープライズ サーバー システム向け SPARC-V9 マイクロプロセッサのマイクロアーキテクチャとパフォーマンス分析」。第 9 回高性能コンピュータ アーキテクチャ国際シンポジウムの議事録。pp. 141–152。

SPARC64V の

• 安藤 秀; 吉田 勇; 井上 明; 杉山 郁; 浅川 孝; 森田 健; 牟田 孝; 本車田 孝; 岡田 誠; 山下 秀; 薩川 勇; 近本 明; 山下 亮; 杉山 秀 (2003 年 2 月 13 日)。1.3 GHz 第 5 世代 SPARC64 マイクロプロセッサ。2003 IEEE 国際固体回路会議。固体回路会議、1997 年。技術論文ダイジェスト。第 43 回 ISSCC。1997 IEEE 国際。pp. 246、491。doi :10.1109/ ISSCC.2003.1234286。ISBN 0-7803-7707-9. ISSN  0193-6530.
• 安藤博司;吉田裕也;井上明；杉山、私。浅川哲也;森田和也；牟田、T.本車田哲也岡田真也;山下博司;佐津川裕也；今本 明；ヤマシタ、R.杉山 洋 (2003). 1.3GHzの第5世代SPARC64マイクロプロセッサ。デザインオートメーションカンファレンス。 702–705ページ。土井：10.1145/775832.776010。ISBN 1-58113-688-9。
• 伊藤 暢; 小松 秀; 棚村 裕; 山下 亮; 杉山 秀; 杉山 裕; 浜村 秀 (2003)。1.3GHz SPARC 64 マイクロプロセッサの物理設計手法。第 21 回国際コンピュータ設計会議。pp. 204–210。doi : 10.1109 / ICCD.2003.1240896。ISBN 0-7695-2025-1. ISSN  1063-6404.
• 安藤久重、菅隆二、登坂義治、高久啓二、畑中吉治 (2008 年 6 月 24 ～ 27 日)。SPARC64 Vマイクロプロセッサのハードウェア エラー回復メカニズムの検証。2008 IEEE 国際ディペンダブル システムおよびネットワーク会議。pp. 62 ～ 69。doi :10.1109/ DSN.2008.4630071。ISBN 978-1-4244-2397-2. ISSN  1530-0889.

SPARC64 VIIIfx

• 丸山拓海吉田敏雄カン・リュウジ;山崎 巌；山村修司；高橋憲之；本堂幹雄；岡野 宏（2010年3月～4月） 「Sparc64 VIIIfx: ペタスケール コンピューティング向けの新世代オクトコア プロセッサ」。IEEEマイクロ. 30 (2)：30～40。土井：10.1109/MM.2010.40。ISSN  0272-1732。S2CID  206472881。
• 岡野 宏；川辺幸人；カン・リュウジ;吉田敏夫山崎 巌；桜井仁；本堂幹雄；松井伸樹；山下秀夫;中田巽；丸山拓海浅川健夫 (2010)ペタスケール コンピューティング向けの 128GFLOPS/58W SPARC64 VIIIfx プロセッサの詳細な電力分析と低電力技術。 VLSI回路に関するシンポジウム。 167–168ページ。土井：10.1109/VLSIC.2010.5560313。ISBN 978-1-4244-5454-9. ISSN  2158-5601.

SPARC64X

• カン・リュウジ;田中 知宏;杉崎、剛。西山隆一；坂林壮太；小柳洋一;岩月隆二早坂和美；上村大樹；伊藤岳;大関嘉智。安達 裕之;古谷和宏；本車田 剛 (2013)ミッションクリティカルな UNIX サーバー用の第 10 世代 16 コア SPARC64 プロセッサ。 IEEE 国際ソリッドステート回路会議。 60-61ページ。土井：10.1109/ISSCC.2013.6487637。ISBN 978-1-4673-4515-6. ISSN  0193-6530.
• カン・リュウジ;田中 知宏;杉崎、剛。石坂欣也。西山隆一；坂林壮太；小柳洋一（2014年1月） 「ミッション クリティカルな UNIX サーバー用の第 10 世代 16 コア SPARC64 プロセッサ」。IEEE ソリッドステート回路ジャーナル。49 (1): 32-40。土井：10.1109/JSSC.2013.2284650。ISSN  0018-9200。S2CID  32362191。
• 吉田敏雄丸山拓海秋月泰信カン・リュウジ;清田直宏；池西清志伊藤茂樹；綿引 智之；岡野 博（2013年11月～12月） 「Sparc64 X: 富士通の Unix サーバー用新世代 16 コア プロセッサ」。IEEEマイクロ. 33 (6): 16-24。土井：10.1109/MM.2013.126。ISSN  0272-1732。S2CID  8056145。

SPARC64 XIfx

• 吉田敏夫本堂幹雄；田畑 武一；カン・リュウジ;清田直宏；小島裕之；細江幸司；岡野 宏（2015年3月～4月） 「Sparc64 XIfx: 富士通のハイパフォーマンス コンピューティング向け次世代プロセッサ」。IEEEマイクロ. 35 (2): 32-40。土井：10.1109/MM.2015.11. ISSN  0272-1732。S2CID  206473367。

• 富士通 SPARC サーバ ロードマップ
• 富士通 PRIMEHPC FX100/FX10 スーパーコンピュータ
• 富士通 SPARC サーバー
• ウェイバックマシンの Fujitsu SPARC64 V、VI、VII、VIIIfx、IXfx 拡張機能(2019 年 4 月 3 日アーカイブ)、および X / X+ 仕様
• 高性能プロセッサ SPARC64 X
• マルチコアプロセッサ SPARC64 シリーズ