トレースキャッシュ

コンピュータアーキテクチャにおいて、トレースキャッシュまたは実行トレースキャッシュは、トレースと呼ばれる命令の動的ストリームを格納する特殊な命令キャッシュです。これは、すでにフェッチされデコードされた命令のトレースを格納することにより、命令フェッチ帯域幅の増加と消費電力の削減に役立ちます（ Intel Pentium 4の場合）。 ^[1]トレースプロセッサ[ ^2]は、トレースキャッシュを中心に設計されたアーキテクチャであり、トレースレベルの粒度で命令を処理します。トレースの正式な数学理論は、トレースモノイドによって記述されます。

トレース キャッシュに関する最も初期の学術論文は、「トレース キャッシュ: 高帯域幅命令フェッチへの低レイテンシ アプローチ」でした。^{[1]この広く認知された論文は、1996 年の}国際マイクロアーキテクチャ シンポジウム(MICRO) 会議で Eric Rotenberg、Steve Bennett、Jim Smith によって発表されました。以前の論文は、Intel の Alex Peleg と Uri Weiser による米国特許 5381533 ^[3]、「仮想アドレス ラインから独立したトレース セグメントを中心に構成された動的フロー命令キャッシュ メモリ」で、1992 年に提出され、後に放棄された出願の継続です。

よりワイドなスーパースカラ プロセッサでは、より高いパフォーマンスを得るために、1 サイクルで複数の命令をフェッチする必要があります。フェッチされる命令は、分岐命令やジャンプ命令のため、必ずしも連続したメモリ位置 (基本ブロック)にあるとは限りません。そのため、プロセッサは、連続していない基本ブロックからそのような命令をフェッチして整列させるために、追加のロジックとハードウェア サポートを必要とします。複数の分岐が不成立と予測された場合、プロセッサは 1 サイクルで複数の連続した基本ブロックから命令をフェッチできます。ただし、分岐が 1 つでも成立すると予測された場合、プロセッサは同じサイクルで、成立したパスから命令をフェッチする必要があります。これにより、プロセッサのフェッチ機能が制限されます。

図に示すように、単純な if-else ループに対応する 4 つの基本ブロック (、、、)について考えます。Aこれらのブロックは、メモリ内と同様に連続して格納されます。分岐が不成立と予測された場合、フェッチ ユニットは連続して配置されている基本ブロック、をフェッチできます。ただし、分岐が成立すると予測された場合、フェッチ ユニットは不連続に配置されている、、をフェッチする必要があります。したがって、不連続に配置されているこれらのブロックを 1 サイクルでフェッチすることは非常に困難です。したがって、このような状況では、トレース キャッシュがプロセッサの補助となります。 BCDABCDDABCDABD

フェッチされた後、トレース キャッシュは命令を動的シーケンスで保存します。これらの命令が再び発生すると、トレース キャッシュにより、プロセッサの命令フェッチ ユニットは実行フローの分岐を気にすることなく、そこからいくつかの基本ブロックをフェッチできます。命令は、デコードされた後、またはリタイアされたときにトレース キャッシュに保存されます。ただし、命令がデコード ステージの直後に保存される場合、命令シーケンスは推測的です。

トレースは動的命令シーケンスとも呼ばれ、トレース キャッシュ内のエントリです。最大命令数と最大基本ブロックによって特徴付けられます。トレースは任意の動的命令から開始できます。複数のトレースは、同じ開始命令、つまり同じ開始プログラム カウンター(PC) と、分岐結果に応じた異なる基本ブロックからの命令を持つことができます。上の図では、ABC と ABD は有効なトレースです。どちらも同じ PC (A のアドレス) から開始し、D の予測に応じて異なる基本ブロックを持ちます。

通常、トレースは次のいずれかが発生すると終了します。

1. トレースが許容される最大命令数でいっぱいになりました
2. トレースには最大許容基本ブロックがある
3. 返品手順
4. 間接分岐
5. システムコール

1 つのトレースに次の情報が含まれます。

• 開始 PC - トレースの最初の命令の PC
• 分岐フラグ - (最大基本ブロック数 -1 ) 分岐予測
• ブランチマスク - トレース内のブランチの数とトレースがブランチで終了するかどうか
• トレースフォールスルー - 最後の命令が分岐しないか分岐でない場合は次の PC を実行します
• トレースターゲット - 最後の分岐のターゲットのアドレス

トレース キャッシュを設計する際に考慮する必要がある要素は次のとおりです。

• トレース選択ポリシー - トレース内の命令の最大数と 基本ブロックの最大数
• 連想性- キャッシュが持つことのできる方法の数
• キャッシュのインデックス方法 - 連結またはPC ビットとのXOR
• パスの関連性 - 開始PCは同じだが基本ブロックが異なるトレースは、異なるセットにマッピングできます。
• トレースキャッシュフィルの選択肢 -
  1. デコード段階後（推測的）
  2. 引退後のステージ

トレースキャッシュは命令フェッチのクリティカルパス上にはない^[4]

トレース ラインは、トレースの最初の命令の PC と一連の分岐予測に基づいてトレース キャッシュに格納されます。これにより、同じアドレスで始まり、それぞれが異なる分岐結果を表す異なるトレース パスを格納できます。このタグ付け方法は、トレース キャッシュにパスの関連性を持たせるのに役立ちます。他の方法としては、トレース キャッシュで開始 PC のみをタグとして持つ方法があります。パイプラインの命令フェッチ ステージでは、現在の PC と一連の分岐予測がトレース キャッシュでヒットの有無についてチェックされます。ヒットした場合は、トレース ラインがフェッチ ユニットに供給されます。フェッチ ユニットは、これらの命令のために通常のキャッシュやメモリに移動する必要はありません。トレース キャッシュは、トレース ラインが終了するかパイプラインで予測ミスが発生するまで、フェッチ ユニットにデータを供給し続けます。ミスが発生した場合は、新しいトレースの構築が開始されます。

Pentium 4 の実行トレースキャッシュは、x86 命令のデコードから得られるマイクロオペレーションを保存し、マイクロオペレーションキャッシュの機能も提供します。これにより、次に命令が必要になったときに、マイクロオペレーションに再度デコードする必要がなくなります。^[5]

トレース キャッシュの欠点は次のとおりです。

1. トレースキャッシュと命令キャッシュ間およびトレースキャッシュ自体内の冗長命令ストレージ。^[6]
2. 電力効率の悪さとハードウェアの複雑さ^[4]

NetBurst CPUのL1キャッシュ内に、Intelは実行トレースキャッシュを組み込んだ。^{[7] [8]デコードされた}マイクロオペレーションを格納するので、新しい命令を実行するときに、命令を再度フェッチしてデコードする代わりに、CPUはトレースキャッシュからデコードされたマイクロオペレーションに直接アクセスし、かなりの時間を節約できる。さらに、マイクロオペレーションは予測された実行パスにキャッシュされるため、CPUがキャッシュから命令をフェッチするときには、すでに正しい実行順序で存在していることになる。Intelは後にSandy Bridgeで、マイクロオペレーションキャッシュ（UOPキャッシュ） と呼ばれる類似だがよりシンプルな概念を導入した。

• ブランチトレース
• CPUキャッシュ
• 命令サイクル
• トレースモノイド