IA-64

1989年、HPはRISC（ Reduced Instruction Set Computing ）アーキテクチャが1サイクルあたり1命令の処理限界に近づいていることを懸念し始めた。インテルとHPの研究者はともに将来の設計のためのコンピュータアーキテクチャの選択肢を検討しており、1980年代初頭にイェール大学の研究から生まれたVLIW（Very Long Instruction Word ） ^{[ 4 ]と呼ばれる新しい概念をそれぞれ独自に調査し始めた。 [ 5 ]}

VLIWは、RISCやCISCのようなコンピュータアーキテクチャの概念で、1つの命令語に複数の命令を非常に長い命令語にエンコードすることで、プロセッサがクロックサイクルごとに複数の命令を実行できるようにするものです。典型的なVLIWの実装では、コンパイル時にどの命令を同時に実行できるか、これらの命令を適切にスケジューリングして実行するか、また分岐命令の方向を予測するために、高度なコンパイラに大きく依存しています。このアプローチの利点は、より少ないクロックサイクルでより多くの有用な処理を実行できること、プロセッサの命令スケジューリングと分岐予測に必要なハードウェア要件を簡素化できることですが、実行速度の向上と引き換えに、プロセッサの複雑さ、コスト、エネルギー消費が増加するという代償があります。

この頃、HPは自社のような個々のエンタープライズシステム企業にとって、独自のマイクロプロセッサを開発することはもはや費用対効果が高くないと考えるようになっていた。インテルもまた、ハイエンドのエンタープライズサーバーや高性能コンピューティング（HPC）の要件に対応するため、x86 ISAを超えるアーキテクチャの選択肢をいくつか研究していた。

IntelとHPは1994年に提携し、VLIW設計コンセプトのバリエーションであるIA-64 ISAを開発しました。Intelはこのコンセプトを明示的に並列命令コンピューティング（EPIC）と名付けました。Intelの目標は、HPが初期のVLIW開発で培った専門知識と自社の専門知識を組み合わせ、前述のハイエンドシステム向けに、すべてのOEM（相手先ブランドによる製品製造）に販売できる量産製品ラインを開発することでした。一方、HPは、Intelの量産技術と最新のプロセス技術を用いて製造された、自社のPA-RISCプロセッサよりも優れた既製プロセッサを購入できるようにしたいと考えていました。

Intel は設計と商品化のプロセスを主導し、HP は ISA の定義、Merced/Itanium マイクロアーキテクチャ、および Itanium 2 に貢献しました。最初の Itanium ファミリー製品である Merced をリリースする当初の目標年は 1998 年でした。^{[ 4 ]}

Intel の製品マーケティングと業界との連携の取り組みは大規模で、当時 RISC プロセッサをベースとしていたものを含め、エンタープライズ サーバー OEM の大部分で設計採用を獲得しました。業界アナリストは、IA-64 がサーバー、ワークステーション、ハイエンド デスクトップで主流となり、最終的には汎用アプリケーションすべてにおいて RISC および CISC アーキテクチャの両方に取って代わると予測しました。^{[ 6 ] [ 7 ]} CompaqとSilicon Graphics は、それぞれAlphaおよびMIPSアーキテクチャのさらなる開発を中止し、IA-64 への移行を決定しました。^{[ 8 ]}

1997年までに、IA-64アーキテクチャとコンパイラの実装は当初の想定よりもはるかに困難であることが明らかになり、Itaniumの納入は遅れ始めた。^{[ 9 ]} Itaniumは史上初のEPICプロセッサであったため、開発作業はチームが慣れ親しんだ以上に多くの予期せぬ問題に直面した。さらに、EPICのコンセプトはこれまで実装されたことのないコンパイラ機能に依存していたため、さらなる研究が必要であった。^{[ 10 ]}

Microsoft Windows、Unix、 Linux 、HP-UX 、 FreeBSD、Solaris ^{[ 11 ] [ 12 ] [ 13 ]} Tru64 UNIX ^{[ 8 ]}、Monterey/64 ^{[ 14 ]}などのUnix ライクなシステムを含むいくつかのグループが、このアーキテクチャ向けのオペレーティングシステムを開発しました(最後の 3 つは市場に出る前にキャンセルされました)。1999 年、Intel は Linux を IA-64 に移植するためのオープンソースの業界コンソーシアムの結成を主導し、それを「Trillium (商標の問題により後に「Trillian」に改名)」と名付けました。これは Intel が主導し、Caldera Systems、CERN、Cygnus Solutions、Hewlett-Packard、IBM、Red Hat、SGI、SuSE、TurboLinux、VA Linux Systems が参加しました。その結果、動作する IA-64 Linux が予定より早く提供され、新しい Itanium プロセッサで動作する最初の OS となりました。

Intelは1999年10月4日にプロセッサの正式名称をItaniumと発表した。 ^{[ 15 ]}数時間後には、 Usenetニュースグループで、 1912年の処女航海で沈没した「不沈」の豪華客船タイタニック号をもじった「Itanic」という名前が考案された。^{[ 16 ]}

翌日の1999年10月5日、AMDはIntelのx86命令セットを拡張して完全な下位互換性のある64ビットモードを含める計画を​​発表し、さらに、同社が既に取り組んでいたAMDの新しいx86 64ビットアーキテクチャを明らかにし、コードネームSledgeHammerと呼ばれるAMDの次期第8世代マイクロプロセッサに組み込む予定であることを明らかにした。^{[ 17 ]} AMDはまた、アーキテクチャの仕様と詳細を2000年8月に完全に公開することを示唆した。^{[ 18 ]}

AMDはIA-64アーキテクチャへの貢献者として招待されたことはなく、ライセンス供与も期待できなかったため、AMDのAMD64アーキテクチャ拡張は、既存のx86アーキテクチャに64ビットコンピューティング機能を追加しつつ、従来の32ビットx86コードをサポートするという進化的な方法として当初から位置づけられていました。これは、IA-64によって完全にx86と互換性のない全く新しい64ビットアーキテクチャを作成するというIntelのアプローチとは対照的です。

2019 年 1 月に Intel は Kittson の販売を終了すると発表し、最終注文日は 2020 年 1 月、最終出荷日は 2021 年 7 月としました。^{[ 19 ] [ 20 ]} 2023 年 11 月に IA-64 サポートがLinux カーネルから削除され、それ以降はツリー外で維持されています。^{[ 21 ] [ 22 ] [ 23 ]}

フェッチ機構は、L1キャッシュからパイプラインに1クロックサイクルあたり最大2つのバンドルを読み込むことができます。コンパイラがこれを最大限に活用できる場合、プロセッサは1クロックサイクルあたり6つの命令を実行できます。プロセッサには、11のグループに30個の機能実行ユニットがあります。各ユニットは命令セットの特定の部分集合を実行でき、データ待ちで実行が停止しない限り、各ユニットは1サイクルあたり1つの命令を実行します。グループ内のすべてのユニットが命令セットの同一の部分集合を実行するわけではありませんが、共通の命令は複数のユニットで実行できます。

実行ユニットグループには以下が含まれます。

• 汎用ALUが6個、整数演算ユニットが2個、シフト演算ユニットが1個
• 4つのデータキャッシュユニット
• マルチメディアユニット6台、並列シフトユニット2台、並列乗算ユニット1台、人口計数ユニット1台
• 2つの82ビット浮動小数点乗算累積ユニット、2つのSIMD浮動小数点乗算累積ユニット（それぞれ2つの32ビット演算）^{[ 29 ]}
• 3つの支店

理想的には、コンパイラは命令をまとめて同時に実行できる 6 つのセットにできることが多い。浮動小数点演算ユニットは乗算加算演算を実装しているため、アプリケーションが乗算の後に加算を必要とする場合、1 つの浮動小数点命令で 2 つの命令の作業を実行できる。これは科学計算処理で非常に一般的である。これが発生すると、プロセッサは 1 サイクルあたり 4 FLOPsを実行できる。たとえば、800  MHz の Itanium の理論上の定格は 3.2 GFLOPSであり、最速の Itanium 2 (1.67 GHz) は 6.67 GFLOPS と評価されていた。   

実際には、データ依存性や利用可能なバンドルテンプレートの制限などにより、プロセッサが十分に活用されず、すべてのスロットが有用な命令で埋め尽くされない場合が多い。最も密度の高いコードでは、1命令あたり42.6ビットが必要となるが、当時の従来のRISCプロセッサでは1命令あたり32ビットであった。また、無駄なスロットによるノーオペレーションによって、コードの密度はさらに低下する。投機的ロードや分岐およびキャッシュに関するヒントのための追加命令を最適に生成することは現実的ではない。なぜなら、コンパイラは、複数のプロセスを実行し、割り込みを受けるシステム上の異なるキャッシュレベルの内容を予測できないからである。

2002年から2006年にかけて、Itanium 2プロセッサは共通のキャッシュ階層を共有していました。 レベル1命令キャッシュは16KB、 レベル1データキャッシュも16KBでした。レベル2キャッシュは命令とデータが統合されており、256KBでした 。レベル3キャッシュも統合されており、サイズは1.5MBから 24MBまで様々でした 。256KBのレベル2キャッシュには、メインの算術論理演算ユニット（ALU）に影響を与えることなくセマフォ操作を 処理するのに十分なロジックが含まれています。

メインメモリは、オフチップのチップセットへのバスを介してアクセスされます。Itanium 2 バスは当初 McKinley バスと呼ばれていましたが、現在では通常 Itanium バスと呼ばれています。バスの速度は、新しいプロセッサのリリースとともに着実に向上しています。バスはクロックサイクルごとに 2×128 ビットを転送するため、200 MHz の McKinley バスは 6.4 GB/s を転送し、533 MHz の Montecito バスは 17.056 GB/sを転送します^{[ 30 ] 。}    

2006年以前に発売されたItaniumプロセッサは、レガシーサーバーアプリケーションをサポートするためにIA-32アーキテクチャのハードウェアサポートを備えていましたが、IA-32コードのパフォーマンスはネイティブコードよりもはるかに悪く、同時期のx86プロセッサのパフォーマンスにも劣っていました。2005年、インテルはより優れたパフォーマンスを提供するソフトウェアエミュレータであるIA-32実行レイヤー（IA-32 EL）を開発しました。そのため、インテルはMontecitoでIA-32コードのハードウェアサポートを廃止しました。

2006年にMontecitoがリリースされた際、Intelは基本的なプロセッサアーキテクチャに以下のような多くの改良を加えた。^{[ 31 ]}

• ハードウェアマルチスレッド：各プロセッサコアは、2つの実行スレッドのコンテキストを保持します。メモリへのアクセス中に一方のスレッドが停止した場合、もう一方のスレッドが実行できます。インテルはこれを「粗マルチスレッド」と呼び、一部のx86およびx86-64マイクロプロセッサに搭載されている「ハイパースレッディング技術」と区別しています。
• 仮想化のためのハードウェアサポート：インテルは、コアとなる仮想化機能にハードウェア支援を提供するインテル仮想化テクノロジー（Intel VT-i）を追加しました。仮想化により、ソフトウェアの「ハイパーバイザー」がプロセッサ上で複数のオペレーティングシステムインスタンスを同時に実行できるようになります。
•  キャッシュ機能の強化：Montecitoは、命令専用の1MB L2キャッシュを含む分割型L2キャッシュを追加しました。従来の256KB L2キャッシュは、データ専用キャッシュに変更されました。また、Montecitoは最大12MBのオンダイL3キャッシュ も搭載しました。