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| 作成年 | 2014年 |
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コヒーレントアクセラレータプロセッサインターフェース（CAPI ）は、大規模データセンターコンピュータで使用するための高速プロセッサ拡張バス規格であり、当初はPCI Expressの上に階層化されるように設計され、中央処理装置（CPU）をグラフィックス処理装置（GPU）、ASIC、FPGA、高速ストレージなどの外部アクセラレータに直接接続します。 [1] [2]異なる命令セットアーキテクチャのデバイス間で低レイテンシ、高速、直接メモリアクセス接続を提供します。
歴史
1965 年に遡るムーアの法則に伝統的に関連付けられているパフォーマンスのスケーリングは、Intel のPrescottアーキテクチャと IBM のCell プロセッサの両方が 4 GHz の動作周波数に向かって進むにつれて、2004 年頃から徐々に低下し始めました。ここで、両方のプロジェクトは熱スケーリングの壁にぶつかり、動作周波数のさらなる増加に関連する熱除去の問題が、サイクル時間の短縮による利点を大幅に上回りました。
その後の 10 年間で、4 GHz を超える商用 CPU 製品はほとんどなくなり、パフォーマンスの向上の大部分は、段階的に改善されたマイクロアーキテクチャ、より優れたシステム統合、およびより高いコンピューティング密度によるものになりました。これは主に、ピーク動作周波数を犠牲にして、同じダイに多数の独立したコアを詰め込むという形で実現されています (2016 年 6 月の Intel の 24 コア Xeon E7-8890 は、シングルソケット 165 W の電力消費と冷却予算の制約内で動作するために、ベース動作周波数はわずか 2.2 GHz です)。
大幅なパフォーマンス向上が実現された場合、それはプロセッサ ダイに追加された GPU ユニットや、外部の GPU または FPGA ベースのアクセラレータなど、ますます特殊化されたコンピューティング ユニットに関連付けられることがよくあります。多くのアプリケーションでは、アクセラレータは相互接続のパフォーマンスの制限 (帯域幅とレイテンシ) や、相互接続のアーキテクチャによる制限 (メモリの一貫性の欠如など) に悩まされています。特にデータセンターでは、ハードウェアが特定のコンピューティング ワークロードに合わせて調整される異種アーキテクチャに移行する上で、相互接続の改善が最も重要になりました。
CAPIは、コンピュータが専用アクセラレータをより容易かつ効率的に接続できるようにするために開発されました。ディープニューラルネットワークの行列乗算などのメモリ集約型および計算集約型の作業を、CAPI対応プラットフォームにオフロードできます。 [3]これは、2014年に市場に投入されたPOWER8ベースのシステムで使用するためにIBMによって設計されました。同時に、IBMと他のいくつかの企業は、CAPIを含むPowerベースのテクノロジーを中心としたエコシステムを構築するためにOpenPOWER Foundationを設立しました。2016年10月、いくつかのOpenPOWERパートナーが、 GPUおよびCPU設計者のAMD、システム設計者のDell EMCおよびHewlett Packard EnterpriseとともにOpenCAPIコンソーシアムを設立し、OpenPOWERとIBMの範囲を超えてテクノロジーを広めました。[4]
2022年8月1日、OpenCAPIの仕様と資産はCompute Express Link（CXL）コンソーシアムに移管されました。[5]
実装
キャピ
CAPI は CPU 内部の機能ユニットとして実装され、Coherent Accelerator Processor Proxy (CAPP) と呼ばれ、アクセラレータ上の対応するユニットは Power Service Layer (PSL) と呼ばれます。CAPP ユニットと PSL ユニットはキャッシュ ディレクトリのように動作し、接続されたデバイスと CPU は同じコヒーレント メモリ空間を共有できます。また、アクセラレータは CPU に統合された他の機能ユニットと同等の Accelerator Function Unit (AFU) になります。[6] [7]
CPU と AFU は同じメモリ空間を共有するため、CPU は CPU のメインメモリとアクセラレータのメモリ空間の間でメモリ変換やメモリシャッフルを行う必要がなくなり、低レイテンシと高速化が実現します。すべてがホスト オペレーティング システムの一般的な CAPI カーネル拡張によって有効になるため、アプリケーションは特定のデバイス ドライバーなしでアクセラレータを利用できます。CPU と PSL は、アプリケーションの要求に応じて、互いのメモリとレジスタを直接読み書きできます。
キャピ
CAPI は、16 個の PCIe レーンを使用してPCIe Gen 3の上に階層化され、CAPI 対応システムの PCIe スロットの追加機能です。通常、このようなマシンには CAPI 対応の PCIe スロットが指定されています。POWER8 プロセッサごとに CAPP が 1 つしかないため、PCIe スロットの数に関係なく、使用可能な CAPI ユニットの数は POWER8 プロセッサの数によって決まります。一部の POWER8 システムでは、IBM はデュアル チップ モジュールを使用して、プロセッサ ソケットあたりの CAPI 容量を 2 倍にしています。
PCIeデバイスとCPU間の従来のトランザクションでは約20,000回の操作が必要になるのに対し、CAPI接続デバイスでは約500回の操作しか使用しないため、レイテンシが大幅に削減され、操作オーバーヘッドが減少するため帯域幅が効果的に増加します。[7]
CAPIポートの総帯域幅は、基盤となるPCIe 3.0 x16テクノロジーによって決定され、双方向で約16GB/秒に達します。[8]
キャピ2
CAPI-2はIBM POWER9プロセッサで導入された技術の漸進的進化です。[8] PCIe Gen 4上で動作し、実質的にパフォーマンスを32GB/秒に倍増します。また、アクセラレータからのDMAやAtomicsのサポートなどの新機能も導入されています。
オープンCAPI
OpenCAPIの背後にある技術は、 AMD、Google、IBM、Mellanox、MicronがパートナーのNvidia、Hewlett Packard Enterprise、Dell EMC、Xilinxとともに2016年10月に設立したOpenCAPIコンソーシアムによって管理されています。[9]
オープンCAPI3
OpenCAPI（旧称New CAPIまたはCAPI 3.0）はPCIe上にレイヤー化されていないため、PCIeスロットを使用しません。IBMのCPU POWER9では、 NVLink 2.0と共有するBluelink 25G I/O機能を使用し、最大50 GB/秒に達します。[10] OpenCAPIはPCIe上にレイヤー化されておらず、独自のトランザクションプロトコルを使用しているため、アクセラレータにPSLユニット（CAPI 1および2に必要）は必要ありません。[11]
オープンCAPI4
POWER9の一般提供後の将来のチップ向けに計画されている。[12]
オミ
OpenCAPI メモリ インターフェイス (OMI) は、OpenCAPI に基づくシリアル接続 RAMテクノロジであり、メイン メモリに低遅延、高帯域幅の接続を提供します。OMI はメモリ モジュール上のコントローラ チップを使用して、モジュールで使用されるもの ( DDR4、DDR5、HBM、ストレージ クラスの不揮発性 RAMなど) に対してテクノロジに依存しないアプローチを可能にします。したがって、OMI ベースの CPU は、メモリ モジュールを変更することで RAM タイプを変更できます。
シリアル接続では、CPU ダイ上のインターフェイスに使用するスペースが少なくなるため、一般的な DDR メモリを使用する場合と比較して、より多くのスペースを確保できる可能性があります。
OMI は IBM のPower10 CPU に実装されており、8 つの OMI メモリ コントローラがオンチップで搭載されており、プロセッサあたり 4 TB の RAM と 410 GB/秒のメモリ帯域幅を実現しています。これらの DDIMM (Differential Dynamic Memory Module) には OMI コントローラとメモリ バッファが含まれており、フォールト トレランスと冗長性を目的として個々のメモリ チップをアドレス指定できます。
Microchip Technologyは、 DDIMM上のOMIコントローラを製造しています。同社のSMC 1000 OpenCAPIメモリは、「シリアル接続メモリを採用した市場における次の進歩」と評されています。[13]
参照
遺産
コンテンポラリー
参考文献
- ^ Agam Shah (2014年12月17日). 「IBMの新しいPower8はWatsonチップのパフォーマンスを2倍にする」. PC World . 2018年2月1日時点のオリジナルよりアーカイブ。 2014年12月17日閲覧。
- ^ 「IBM Power8 プロセッサの詳細 - 12 コア、96 MB eDRAM L3 キャッシュ、4 GHz クロック速度の 22nm 設計を採用」WCCFtech 2013 年 8 月 27 日。2014年12 月 17 日閲覧。
- ^ Md Syadus Sefat、Semih Aslan、Jeffrey W Kellington、Apan Qasem (2019-10-03)。「CAPI ベースの FPGA でのディープ ニューラル ネットワークのホットスポットの高速化」。2019 IEEE 第 21 回国際高性能コンピューティングおよび通信会議、IEEE 第 17 回国際スマート シティ会議、IEEE 第 5 回国際データ サイエンスおよびシステム会議 (HPCC/Smart City /DSS)。IEEE。pp . 248–256。doi :10.1109/HPCC/SmartCity/ DSS.2019.00048。ISBN 978-1-7281-2058-4. S2CID 203656070。
{{cite book}}: CS1 maint: 複数の名前: 著者リスト (リンク) - ^ OpenCAPI 発表: AMD、IBM、Google、Xilinx、Micron、Mellanox がヘテロジニアス コンピューティング時代に協力
- ^ CXL コンソーシアムと OpenCAPI コンソーシアムが OpenCAPI 仕様を CXL に移管する意向書に署名[永久リンク切れ ]
- ^ POWER8 システム向けコヒーレント アクセラレータ プロセッサ インターフェース (CAPI) – ホワイト ペーパー
- ^ ab ビッグデータとクラウド向けの再構成可能なアクセラレータ – RAW 2016
- ^ ab コヒーレントアクセラレーションのためのサーバーバスの開放
- ^ 技術リーダーが集結し、ビッグデータ、機械学習、分析、その他の新たなワークロードに対応した新しいクラウド データセンター サーバー設計を実現
- ^ ビッグブルーはパワー9で空を目指す
- ^ OpenCAPI が PCIe に対応し、10 倍の改善を約束
- ^ Stuecheli, Jeff (2017 年 1 月 26 日)。「Webinar POWER9」(ビデオ録画 / スライド)。AIX 仮想ユーザー グループ。- スライド(PDF) - AIX VUG ページにはスライドとビデオへのリンクがあります
- ^ パトリック・ケネディ（2019年8月5日）、マイクロチップSMC 1000、シリアル接続メモリの未来へ、Servethehome
外部リンク
- OpenCAPI コンソーシアム
- オープン メモリ インターフェイス (OMI)