3nmプロセス

2003年、 NECの研究チームはPMOSおよびNMOSプロセス を使用して、チャネル長3nmの最初のMOSFETを製造しました。 ^{[ 20 ] [ 21 ]} 2006年、韓国科学技術院（KAIST）と国立ナノファブセンターのチームは、ゲートオールアラウンド（ GAAFET ）技術に基づいて、世界最小のナノエレクトロニクスデバイスである3nm幅のマルチゲートMOSFETを開発しました。^{[ 22 ] [ 23 ]} 

2016年後半、TSMCは共同出資約157億米ドルで「  5nm」～「3nm  」ノードの半導体製造工場を建設する計画を発表した。 ^{[ 24 ]}

2017年、TSMCは台湾の台南科学園区 に「3 nm」半導体製造工場の建設を開始すると発表した。 ^{[ 25 ]} TSMCは2023年に「3 nm」プロセスノードの量産を開始する予定である。^{[ 26 ] [ 27 ] [ 28 ] [ 29 ] [ 30 ]} 

2018年初頭、IMEC（大学間マイクロエレクトロニクスセンター）とケイデンスは、極端紫外線リソグラフィ（EUV）と193nm液浸リソグラフィ を使用して「3nm」テストチップをテープアウトしたと発表した。^{[ 31 ]} 

2019年初頭、サムスンは 、ナノシートを使用した独自のMBCFETトランジスタ構造を使用して、2021年に「3 nm」ノードで「3 nm」GAAFET（ゲートオールアラウンド電界効果トランジスタ）を製造する計画を発表 しました。これは、「7 nm」と比較して、性能が35%向上し、消費電力が50%削減され、面積が45%削減されます 。^{[ 32 ] [ 33 ] [ 34 ]}サムスンの半導体ロードマップには、「8」、「7」、「6」、「5」、「4 nm」ノードの製品も含まれていました 。^{[ 35 ] [ 36 ]}

2019年12月、インテルは 2025年に「3nm」生産を開始する計画を発表した。 ^{[ 37 ]}

2020年1月、サムスンは世界初の「3nm  」GAAFETプロセス試作機の生産を発表し、2021年の量産を目指していると述べた。^{[ 38 ]}

2020年8月、TSMCは「N5」プロセスの改良版ではなく、新しい「N3」プロセスの詳細を発表しました。^{[ 39 ]}「N5」プロセスと比較して、「N3」プロセスは、ロジック密度が70%、SRAMセル密度が20%、アナログ回路密度が10%増加し、パフォーマンスが10～15%向上、または消費電力が25～35%減少すると予測されました。多くの設計ではロジックよりもSRAMがかなり多く含まれており、一般的な比率はSRAM 70%、ロジック30%であるため、ダイの縮小率は約26%になると予想されました。TSMCは2022年後半に量産を開始する予定でした。^{[ 40 ]}

2021年7月、インテルは、同社にとってEUVを使用する2番目のノードであり、インテルのRibbonFETトランジスタアーキテクチャに移行する前のFinFETを使用する最後のノードである「Intel 3」プロセス（以前はIntel 7+と呼ばれていた）が、2023年下半期に製品製造段階に入る予定であるという、まったく新しいプロセス技術ロードマップを発表した。^{[ 5 ]}

2021年10月、サムスンは以前の計画を修正し、顧客向けの最初の「3  nm」ベースのチップ設計の生産を2022年前半に開始する予定であり、第2世代の「3 nm  」は2023年に予定されていると発表した。^{[ 41 ]}

2022年6月、TSMCテクノロジーシンポジウムで、同社は2023年下半期に量産開始予定のN3Eプロセス技術の詳細を発表しました。TSMC N5 v1.0プロセス技術と比較して、ロジックトランジスタ密度が1.6倍、チップトランジスタ密度が1.3倍、等電力で10～15%高い性能、または等性能で30～35%低い電力、ブロック内で異なるトラック高さのライブラリを混在させることができるFinFLEX技術などです。TSMCはまた、「3  nm」プロセスファミリーの新しいメンバーとして、高密度バリアントN3S、高性能バリアントN3PおよびN3X、RFアプリケーション向けのN3RFを発表しました。^{[ 42 ] [ 43 ] [ 44 ]}

 2022年6月、サムスンはGAAアーキテクチャを採用した3nmプロセス技術を用いた低消費電力・高性能チップの「初期」生産を開始した。 ^{[ 1 ] [ 45 ]}業界筋によると、クアルコムはサムスンから「3nm」生産能力の一部を確保していたという 。^{[ 46 ]}

2022年7月25日、サムスンは中国の仮想通貨マイニング企業PanSemi への「3 nm Gate-All-Around」チップの初出荷を祝いました。 ^{[ 47 ] [ 48 ] [ 49 ] [ 50 ]}新たに導入された「3 nm」MBCFETプロセス技術は、特定されていない5 nmプロセス技術と比較して、トランジスタ密度が16%高く、^{[ 51 ]}パフォーマンスが23%高く、または消費電力が45%低いことが明らかになりました。^{[ 52 ]}第2世代の「3 nm」プロセス技術の目標には、トランジスタ密度が最大35%高く、^{[ 51 ]}消費電力をさらに最大50%削減するか、パフォーマンスを30%向上させることが含まれます。^{[ 52 ] [ 53 ] [ 51 ]}   

2022年12月29日、TSMCは「3nm  」プロセス技術N3を用いた量産が良好な歩留まりで開始されたと発表した。^{[ 3 ]} 2023年1月、同社は改良された「3nm」プロセス技術N3Eを用いた量産を 2023年後半に開始する計画を発表した。 ^{[ 54 ]}

 2022年12月、IEDM 2022カンファレンスで、TSMCは「3 nm」プロセス技術に関するいくつかの詳細を公表しました。N3のコンタクトゲートピッチは45  nm、N3Eの最小メタルピッチは23  nm、SRAMセル面積はN3で0.0199 μm ^{2 、N3Eで0.021 μm 2}（N5と同じ）です。N3Eプロセスでは、設計に使用されるセルのフィン数に応じて、N5 2-2フィンセルと比較した面積スケーリングは0.64倍から0.85倍、パフォーマンス向上は11%から32%、エネルギー節約は12%から30%の範囲です（数値はCortex-A72コアを参照）。TSMCのFinFlex技術により、異なる数のフィンを持つセルを1つのチップに混在させることが可能になりました。^{[ 55 ] [ 56 ] [ 57 ] [ 58 ]}

IEDM 2022からの報告で、半導体業界の専門家であるディック・ジェームズ氏は、TSMCの「3  nm」プロセスは、フィン高さ、ゲート長、トランジスタあたりのフィン数（シングルフィン）の限界に達したため、漸進的な改善しか提供していないと述べた。シングル拡散ブレーク、アクティブゲート上のコンタクト、FinFlexなどの機能の実装後、FinFETベースのプロセス技術の改善の余地はもはや残されていない。^{[ 59 ]}

2023年4月、TSMCはテクノロジーシンポジウムで、同社が以前発表したN3PおよびN3Xプロセスの詳細を明らかにした。N3PはN3Eと比較して5%高速化または5～10%低消費電力化、チップ密度は1.04倍向上する一方、N3XはN3Pと比較して約3.5倍のリーク電流増加と同密度で5%の速度向上を実現する。N3Pは2024年後半に量産開始予定で、N3Xは2025年にそれに続く予定である。^{[ 60 ]}

2023年7月、半導体業界調査会社TechInsightsは、サムスンの3nm  GAA（ゲートオールアラウンド）プロセスが、中国のメーカーMicroBTの仮想通貨マイナーASIC（Whatsminer M56S++）に組み込まれていることを発見したと発表した。^{[ 61 ]}

2023年9月7日、MediaTekとTSMCは、MediaTekが初の3nmチップを開発し 、2024年に量産が開始される予定であると発表した。 ^{[ 62 ]}

2025年5月22日、シャオミは、 Xiaomi 15S ProスマートフォンとXiaomi Pad 7 Ultraに搭載された、TSMC N3Eプロセスによる量産開始となる初の3nmチップXRING O1を発表した。^{[ 63 ] [ 64 ]}