禅5

Zen 5はAMDのCPU マイクロアーキテクチャの名称で、2022年5月のロードマップで示され、^[3]モバイル向けに2024年7月に、デスクトップ向けに2024年8月に発売される予定である。 ^[4] Zen 4の後継であり、現在はTSMCのN4Xプロセスで製造されている。 ^[5] Zen 5は将来的にN3Eプロセスで製造される予定である。 ^[6]

Zen 5マイクロアーキテクチャは、Ryzen 9000シリーズデスクトッププロセッサ（コードネーム「Granite Ridge」）、 Epyc 9005サーバープロセッサ（コードネーム「Turin」）^{[7] 、Ryzen AI 300薄型軽量モバイルプロセッサ（コードネーム「Strix Point」） [8]}に採用されています。

Zen 5は、2018年4月9日に行われたAMDのRyzenプロセッサ：1年後のプレゼンテーションで初めて公式に言及されました。^[9]

2022年6月9日のAMDのFinancial Analyst Dayで示されたロードマップでは、Zen 5とZen 5cが2024年に3nmと4nmのバリエーションで発売されることが確認されました。^[10] Zen 5アーキテクチャに関する最も初期の詳細では、「統合されたAIと機械学習の最適化」を備えた「再パイプライン化されたフロントエンドと幅広い問題」が約束されていました。

2024年1月30日に行われたAMDの2023年第4四半期の決算発表で、AMDのCEOであるリサ・スーは、Zen 5製品は「今年後半に登場予定」であると述べた。^[11]

Zen 5は、より広いフロントエンド、浮動小数点スループットの向上、より正確な分岐予測など、Zen 4を根本から再設計したものです。^[12]

Zen 5は、4nmプロセスと3nmプロセスの両方を念頭に置いて設計されました。これは、TSMCのN3ノードの量産が遅れたり、重大なウェーハ欠陥の問題や生産能力の問題に直面した場合に、AMDにとって保険として機能しました。ある業界アナリストは、初期のN3ウェーハの歩留まりを55％と推定しましたが、他のアナリストはN5と同様に60～80％の歩留まりになると推定しました。^{[13] [14]}さらに、 TSMCの最大の顧客であるAppleは、最新のプロセスノードへの優先アクセスが与えられています。2022年には、AppleはTSMCの総収益720億ドルのうち23％を占めました。^[15] 2022年末にN3の生産が拡大し始めた後、AppleはTSMCの初期のN3Bウェーハ生産能力をすべて買収し、A17およびM3 SoCを製造しました。^[16] Zen 5デスクトップおよびサーバープロセッサは、I/Oダイの製造に引き続きN6ノードを使用しています。^[17]

Zen 5 CCDは、高性能コンピューティング（HPC）アプリケーション向けにより高い周波数に対応することを目的としたTSMCのN4Xノードで製造されています。^[18] Zen 4ベースのモバイルプロセッサは、電力効率をより重視したN4Pノードで製造されました。N4XはN4PとのIP互換性を維持し、同じ電力でN4Pよりも6％の周波数ゲインを提供しますが、中程度のリークというトレードオフがあります。^[19] Zen 4 CCDの製造に使用されるN5ノードと比較して、N4Xは1.2Vで動作しながら最大15％高い周波数を実現できます。^[20]

Zen 5のCCD（コードネーム「エルドラ」）のダイサイズは70.6mm ²で、Zen 4の71mm ² CCDから0.5%の面積削減を実現しながら、N4Xプロセスノードによりトランジスタ密度が28%増加しました。^[21] Zen 5のCCDには83億1500万個のトランジスタが含まれていますが、Zen 4のCCDには65億個のトランジスタが含まれています。^[22] Zen 5の個々のコアのサイズは実際にはZen 4のコアよりも大きいですが、L3キャッシュを縮小することでCCDが縮小されました。TSMCの低電力N4Pノードで製造された「Strix Point」モバイルプロセッサで使用されるモノリシックダイの面積は232.5mm ²です。^[21]

Zen 5 の分岐予測への変更は、これまでの Zen マイクロアーキテクチャとの最も大きな相違点です。コア内の分岐予測器は、分岐するコードパスがある場合に結果を予測しようとします。Zen 5 の分岐予測器は、2 つ先のコードパスを予測して、それが実行されるのを待ってから次のコードパスを予測するのではなく、実行前に 2 つ先のコードパスを予測しようとする 2 先行で動作できます。^{[23] 2 つ先の分岐予測器は、André Seznec}らによる 1996 年の論文「複数ブロック先行分岐予測器」にまで遡る学術研究で議論されてきました。 ^[24]学術研究で最初に提案されてから 28 年後、AMD の Zen 5 アーキテクチャは、2 つ先の分岐予測を完全に実装した最初のマイクロアーキテクチャになりました。データ プリフェッチの増加は分岐予測器を支援します。

Zen 5には6つの算術論理ユニット（ALU）が搭載されており、以前のZenアーキテクチャの4つのALUから増加しています。一般的な整数演算を処理するALUの数を増やすことで、サイクルあたりのスカラー整数スループットを50％向上させることができます。^[25]

Zen 5 のベクトル エンジンは、Zen 4 の 3 つのパイプと比較して 4 つの浮動小数点パイプを備えています。Zen 4 では AVX-512 命令が導入されました。AVX-512 機能は Zen 5 で拡張され、浮動小数点パイプの幅がネイティブ 512 ビット浮動小数点データパスに倍増しました。AVX-512 データパスは、製品に応じて構成可能です。Ryzen 9000 シリーズ デスクトップ プロセッサと EPYC 9005 サーバー プロセッサは完全な 512 ビット データパスを備えていますが、Ryzen AI 300 モバイル プロセッサは、消費電力を削減するために 256 ビット データパスを備えています。AVX-512 命令は VNNI/VEX 命令に拡張されました。さらに、bfloat16スループットが向上し、AI ワークロードにメリットをもたらします。

Zen 5 アーキテクチャのフロントエンドが広くなったため、コアにデータを供給し続けるために、より大きなキャッシュとより高いメモリ帯域幅が必要になりました。コアあたりの L1 キャッシュは、コアあたり 64 KB から 80 KB に増加しました。L1 命令キャッシュは 32 KB のままですが、L1 データ キャッシュはコアあたり 32 KB から 48 KB に増加しました。さらに、512 ビット浮動小数点ユニット パイプの L1 データ キャッシュの帯域幅も 2 倍になりました。L1 データ キャッシュのアソシエティビティは、その大きなサイズに対応するために 8 ウェイから 12 ウェイに増加しました。

L2 キャッシュは 1 MB のままですが、その連想性は 8 ウェイから 16 ウェイに増加しました。Zen 5 では、L2 キャッシュ帯域幅も 1 クロックあたり 64 バイトに倍増しています。

L3キャッシュは、L2キャッシュの犠牲者とインフライトミスから満たされます。L3キャッシュへのアクセスのレイテンシは3.5サイクル短縮されました。^[26] Zen 5コアコンプレックスダイ（CCD）には、8つのコア間で共有される32MBのL3キャッシュが含まれています。Zen 5 3D V-Cache CCDでは、64MBの追加L3キャッシュを含むシリコン片が、前世代のようにコアの上ではなく下に配置され、合計96MBになっています。^[27]これにより、高電圧に敏感だった前世代の3D V-Cache実装と比較して、コア周波数を上げることができます。Zen 5ベースのRyzen 7 9800X3Dは、Zen 4ベースのRyzen 7 7800X3Dよりもベース周波数が500MHz増加しており、初めてオーバークロックが可能になりました。^[28]

Ryzen AI 300 APU（コードネーム「Strix Point」）は、合計24MBのL3キャッシュを備えており、2つの別々のキャッシュアレイに分割されています。16MBの専用L3キャッシュは4つのZen 5コアで共有され、8MBは8つのZen 5cコアで共有されます。^[29] Zen 5cコアは16MBのL3キャッシュアレイにアクセスできず、その逆も同様です。^[30]

Zen 4と比較した Zen 5 アーキテクチャのその他の機能と変更点は次のとおりです。

• DDR5-5600およびLPDDR5X-7500までのメモリ速度が公式にサポートされています。^[31]

AMDは2024年6月3日にRyzen 9000プロセッサの4つのモデルの初期ラインナップを発表しました。これにはRyzen 5が1つ、Ryzen 7が1つ、Ryzen 9が2つ含まれています。4nmプロセスで製造されたプロセッサは、6〜16個のコアを備えています。^[33] Ryzen 9000プロセッサは2024年8月にリリースされました。

Ryzen 9000 デスクトップ CPU の共通機能:

• ソケット: AM5。
• すべての CPU はデュアル チャネルモードでDDR5 -5600 をサポートします。
• すべての CPU は 28 個のPCIe 5.0レーンをサポートしています。レーンのうち 4 つはチップセットへのリンクとして予約されています。
• 2 つの CU とベース、ブースト クロック速度 0.4 GHz、2.2 GHz を備えた統合RDNA2 GPU が含まれます。
• L1キャッシュ: コアあたり 80 KB (48 KB データ + 32 KB 命令)。
• L2 キャッシュ: コアあたり 1 MB。
• 製造プロセス: TSMC N4 FinFET ( I/O ダイの場合はN6 FinFET)。

高性能超薄型ノートPCプロセッサのRyzen AI 300シリーズは、2024年6月3日に発表されました。コードネームはStrix Pointで、これらのプロセッサは、IntelのCoreおよびCore Ultraモデル番号付けに似た新しいモデル番号付けシステムで命名されています。Strix Pointは、XDNA 2に基づく第3世代Ryzen AIエンジンを搭載し、最大50 TOPSのニューラルプロセッシングユニットパフォーマンスを提供します。統合グラフィックスはRDNA 3.5にアップグレードされ、トップエンドモデルは16 CUのGPUと12コアのCPUを備えており、前世代のRyzen超薄型モバイルプロセッサの最大8 CPUコアから増加しています。^[38] Ryzen AI 300シリーズプロセッサを搭載したノートPCは7月17日にリリースされました。 ^[39]

Ryzen AI 300 ノート PC APU の共通機能:

• ソケット: BGA、FP8 パッケージ タイプ。
• すべてのモデルは、デュアル チャネルモードでDDR5 -5600 またはLPDDR5X -7500 をサポートします。
• すべてのモデルは 16 個のPCIe 4.0レーンをサポートします。
• ネイティブ USB 4 (40Gbps) ポート: 2
• ネイティブ USB 3.2 Gen 2 (10Gbps) ポート: 2
• iGPU はRDNA 3.5マイクロアーキテクチャを使用します。
• NPU はXDNA 2 AI エンジン (Ryzen AI) を使用します。
• Zen5 コアと Zen5c コアはどちらも、半幅 256 ビット FPU を使用してAVX-512 をサポートします。
• L1キャッシュ: コアあたり 80 KB (48 KB データ + 32 KB 命令)。
• L2 キャッシュ: コアあたり 1 MB。
• 製造プロセス: TSMC N4P FinFET。

Granite RidgeデスクトップおよびStrix Pointモバイルプロセッサと並んで、コードネームTurinと呼ばれる高性能サーバープロセッサのEpyc 9005シリーズも2024年6月3日のComputexで発表されました。これは、以前のEpyc 9004シリーズプロセッサと同じSP5ソケットを使用し、最上位モデルでは最大128コアと256スレッドを搭載します。TurinはTSMC 4nmプロセスで製造されます。^[46]

EPYC 9000 サーバー プロセッサの共通機能:

• ソケット: SP5。
• すべての CPU は12 チャネルモードでDDR5 -6400 をサポートします。
• 製造プロセス: TSMC N4X。

Computexでは、Zen 5cコアを搭載したEpyc 9005の派生型も披露された。最大192コア、384スレッドを搭載し、3nmプロセスで製造される。^[46]

EPYC Dense 9000 サーバー プロセッサの共通機能:

• ソケット: SP5。
• すべての CPU は12 チャネルモードでDDR5 -6400 をサポートします。
• 製造プロセス: TSMC N3E。

Zen 5cはZen 5コアのコンパクト版で、主にハイパースケールクラウドコンピューティングサーバーの顧客を対象としています。^[47] Zen 4cコアの後継となります。