XDR2DRAM について

XDR2 DRAMは、Rambusが提案したダイナミックランダムアクセスメモリの一種である。2005年7月7日に発表され^[1]、その仕様は2008年3月26日に公開された。^{[要出典] Rambusは、} XDR DRAMの進化版であり後継としてXDR2を設計した。

XDR2 DRAM は、ハイエンドのグラフィック カードやネットワーク機器での使用を目的としています。

ファブレス半導体企業であるラムバスは設計のみを生産しており、XDR2 DRAMチップを生産するにはメモリメーカーと契約を結ぶ必要があるが、その契約に対する関心は著しく低い。^[2]

より高いクロック レート (最大 800 MHz) に加えて、XDR2 差動データ ラインはシステム クロック レートの 16 倍でデータを転送し、クロック サイクルごとにピンあたり 16 ビットを転送します。この「16 進データ レート」は、XDR の 8 倍の乗数の 2 倍です。基本バースト サイズも 2 倍になっています。

XDR とは異なり、メモリ コマンドもこの高いデータ レートで差動ポイントツーポイント リンクを介して送信されます。コマンド バスの幅は 1 ビットから 4 ビットまで変化します。各ビットに 2 本のワイヤが必要ですが、それでも 12 本のワイヤの XDR 要求バスよりは少ないです。ただし、アドレス指定するチップの数に応じて増加する必要があります。

現在開いている行からデータをフェッチできる頻度には、基本的な制限があります。これは、標準SDRAMの場合は通常 200 MHz 、高性能グラフィックス メモリの場合は 400～600 MHz です。インターフェイス速度が増加すると、内部 DRAM 周波数制限に違反することなくインターフェイスをビジー状態に維持するために、より大きなデータ ブロックをフェッチする必要があります。16×800 MHz で、400 MHz の列アクセス レートを維持するには、32 ビットのバースト転送が必要です。32 ビット幅のチップで乗算すると、これは 128 バイトの最小フェッチとなり、多くのアプリケーションにとって不便なほど大きくなります。

一般的なメモリ チップは内部的に 4 つの象限に分割されており、左半分と右半分はデータ バスの異なる半分に接続され、上半分または下半分はバンク番号によって選択されます。(したがって、一般的な 8 バンク DRAM では、象限ごとに 4 つのハーフバンクがあります。) XDR2 では各象限を個別にアドレス指定できるため、データ バスの 2 つの半分は異なるバンクからデータを取得できます。さらに、各ハーフバンクから取得されるデータは、データ バスをフルに保つために必要な量の半分だけであるため、上半分バンクへのアクセスは下半分バンクへのアクセスと交互に行う必要があります。

これにより、バンクの数は実質的に2倍になり、最小データアクセスサイズは4分の1に削減されますが、アクセスは4つの象限全体に均一に分散する必要があるという制限があります。^{[3] [4]}

• Rambus ホームページの XDR2 DRAM
• ラムバスが次世代 XDR(TM) メモリ インターフェイスを発表。マイクロ スレッディングを備えた 8GHz XDR2 DRAM により、これまでにないグラフィックス機能を実現
• ラムバスXDR2