電流モードロジック

電流モード ロジック( CML ) またはソース結合ロジック( SCL ) は、ロジック ゲートとデジタル データのボードレベルのデジタル信号の両方に使用されるデジタル設計スタイルです。

CML の基本原理は、定電流発生器からの電流が、論理 0 または論理 1 のどちらが表現されているかに応じて、2 つの代替パス間で制御されるというものです。通常、発生器は差動FETのペアの 2 つのソースに接続され、2 つのパスはそれらの 2 つのドレインです。バイポーラ等価エミッタ結合ロジック(ECL) は対照的な方法で動作し、依然として差動ですが、出力は BJT トランジスタのエミッタから取得されます (FET のドレインに類似するコレクタではなく)。

差動 PCBレベルの相互接続として、標準プリント回路基板上で312.5Mbit/s～3.125Gbit/sの速度でデータを送信することを目的としています 。^[1]

伝送はポイントツーポイント、一方向で、通常は両方の差動ラインで宛先のV _ccに50 Ω の抵抗器で終端されます。CML は光ファイバー コンポーネントへのインターフェイスでよく使用されます。リンク テクノロジーとしてのCML とECLの主な違いは、ドライバ ステージの出力インピーダンスです。ECL のエミッタ フォロワの抵抗は約 5 Ω と低いのに対し、CML は高インピーダンスの駆動トランジスタのドレインに接続するため、プルアップ/ダウンネットワークのインピーダンス(通常は 50 Ω の抵抗) が有効な出力インピーダンスになります。この駆動インピーダンスを駆動される伝送ラインの特性インピーダンスに近づけると、望ましくないリンギングが大幅に減少します。

CML信号はモジュール間の接続にも役立つことが分かっています。CMLは、ディスプレイコントローラとモニタ間のインターフェースであるDVI、HDMI、FPD-Link IIIビデオリンクで使用される物理層です。^[2]

さらに、CML は、通信システムのシリアル データ トランシーバーや周波数シンセサイザーなどの高速統合システムでも広く使用されています。

CML 回路の高速動作は、主に、静的CMOS回路に比べて出力電圧振幅が低いことと、入力差動ペア トランジスタで発生する電流スイッチングが非常に高速であることに起因します。電流モード ロジック回路の主な要件の 1 つは、定電流を維持するために、電流バイアス トランジスタが飽和領域に留まらなければならないことです。

最近、CMLは超低消費電力アプリケーションに使用されています。研究によると、従来の静的CMOS回路のリーク電流はエネルギー消費を抑える上で大きな課題となっていますが、CMLの消費電流を適切に制御することで、超低消費電力用途に非常に適しています。サブスレッショルドCMLまたはサブスレッショルドソース結合ロジック（STSCL）と呼ばれる^{[3] [4] [5]}では、各ゲートの消費電流を数十ピコアンペアまで削減できます。

• 低電圧差動信号(LVDS) 主にモジュール間の信号に使用される差動規格。
• 高速モジュール間通信用の差動信号規格である正基準エミッタ結合ロジック

• システム インターフェイス レベル 5 (SxI-5): 2.488 – 3.125 Gbit/s パラレル インターフェイスの共通電気特性。OIF 、 2002 年 10 月。
• TFI-5: TDM ファブリックからフレーマへのインターフェイス実装契約。OIF、2003 年 9 月 16 日
• LVDS、PECL、CML の概要、Maxim、https://pdfserv.maximintegrated.com/en/an/AN291.pdf
• http://www.ee.iitm.ac.in/~nagendra/videolectures/doku.php?id=ee685:start
• LVPECL、VML、cml、LVDS レベル間のインターフェイス、http://focus.ti.com/lit/an/slla120/slla120.pdf
• CML 回路の設計自動化と低消費電力設計の詳細については、http://lsm.epfl.ch を参照してください。

• JESD204B - シリアルデータインターフェースの JEDEC 標準 - Analog Devices
• JESD204B の概要 (スライド) - Texas Instruments