HALSPARC64 の

SPARC64は、 HALコンピュータシステムズが開発し、富士通が製造したマイクロプロセッサです。SPARC V9命令セットアーキテクチャ（ISA）を実装した最初のマイクロプロセッサです。SPARC64はHALの最初のマイクロプロセッサであり、SPARC64ブランドの最初のものでした。101MHzと118MHzで動作します。SPARC64は富士通のシステムでのみ使用されていました。最初のシステムである富士通HALstationモデル330とモデル350ワークステーションは1995年9月に正式に発表され、2年遅れの1995年10月に導入されました。^[1] 1996年にSPARC64 II（以前はSPARC64+として知られていました）が後継となりました。

SPARC64 は、1 サイクルあたり 4 つの命令を発行し、それらを順不同で実行するスーパースカラマイクロプロセッサです。これは、CPU ダイ、MMU ダイ、4 つの CACHE ダイ、および CLOCK ダイの 7 つのダイで構成されるマルチチップ設計です。

CPUダイには、ロジックの大部分、すべての実行ユニット、およびレベル0 (L0) 命令キャッシュが含まれています。実行ユニットは、2つの整数ユニット、アドレスユニット、浮動小数点ユニット (FPU)、メモリユニットで構成されています。FPUハードウェアは、融合乗算加算(FMA) ユニットと除算ユニットで構成されています。ただし、FMA命令が実際に融合された (つまり、単一の丸めで) のは、 SPARC64 VI以降です。^[2] FMAユニットはパイプライン化されており、レイテンシは4サイクル、スループットは1サイクルです。除算ユニットはパイプライン化されておらず、レイテンシが大幅に長くなります。L0命令キャッシュの容量は4KBで、ダイレクトマップされており、レイテンシは1サイクルです。

CPU ダイは、10 本の 64 ビット バスによって CACHE ダイおよび MMU ダイに接続されます。仮想アドレスを運ぶ 4 つのアドレス バスが各キャッシュ ダイに接続されます。2 つのデータ バスは、レジスタ ファイルからデータ キャッシュを実装する 2 つの CACHE ダイにデータを書き込みます。各 CACHE ダイから 1 つずつ、合計 4 つのバスがデータまたは命令を CPU に渡します。

CPU ダイには 270 万個のトランジスタが含まれており、面積は 297 mm ²で、寸法は 17.53 mm x 16.92 mm で、信号バンプは 817 個、電源バンプは 1,695 個あります。

MMU ダイには、メモリ管理ユニット、キャッシュ コントローラ、および外部インターフェイスが含まれています。SPARC64 には、メモリと入出力 (I/O) 用に別々のインターフェイスがあります。メモリへのアクセスに使用されるバスは 128 ビット幅です。システム インターフェイスは、64 ビットの非同期バスである HAL I/O (HIO) バスです。MMU のダイ面積は 163 mm ²です。

4 つのダイがレベル 1 (L1) 命令キャッシュとデータ キャッシュを実装します。それぞれに 2 つのダイが必要です。両方のキャッシュの容量は 128 KB です。両方のキャッシュのレイテンシは 3 サイクルで、キャッシュは 4 ウェイ セット アソシエティブです。データ キャッシュは、エラー訂正コード (ECC) とパリティによって保護されています。128 バイトのライン サイズを使用します。各 CACHE ダイは、64 KB のキャッシュとキャッシュ タグの一部を実装します。

キャッシュ ダイには 430 万個のトランジスタが含まれており、寸法は 14.0 mm x 10.11 mm、ダイ面積は 142 mm ²です。1,854 個のはんだバンプがあり、そのうち 446 個は信号用、1408 個は電源用です。

SPARC64 は 2,190 万個のトランジスタで構成されていました。富士通の CS-55 プロセス (0.40 μm、4 層金属相補型金属酸化膜半導体(CMOS) プロセス) で製造されました。7 つのダイは長方形のセラミックマルチチップ モジュール(MCM)にパッケージ化されており、はんだバンプで MCM の裏面に接続されています。MCM には 565 本のピンがあり、そのうち 286 本は信号ピン、218 本は電源ピンで、ピン グリッド アレイ(PGA) として構成されています。MCM には 7 つのダイを接続する幅広のバスがあります。

SPARC64 II (SPARC64+) は、SPARC64 をさらに発展させたものです。これは、第 2 世代の SPARC64 マイクロプロセッサです。動作周波数は 141 MHz と 161 MHz です。富士通の HALstation モデル 375 (141 MHz) およびモデル 385 (161 MHz) ワークステーションで使用されました。これらのワークステーションは、それぞれ 1996 年 11 月と 1996 年 12 月に発表されました。SPARC64 II の後継は、1998 年に SPARC64 III になりました。

SPARC64 II は、新しいプロセスと回路の調整によって実現されたより高いクロック周波数によりパフォーマンスが向上し、次のマイクロアーキテクチャの改善により サイクルあたりの命令数 (IPC) が増加しました。

• レベル 0 (L0) 命令キャッシュの容量が 8 KB に倍増しました。
• 物理レジスタの数は 116 から 128 に増加し、レジスタ ファイル数は 4 から 5 に増加しました。
• 分岐履歴テーブルのエントリ数は 2,048 に倍増しました。

これは富士通のCS-60プロセス（0.35μm、5層メタルCMOSプロセス）で製造された。^[3]この新しいプロセスによりダイ面積が縮小され、CPUダイは202 mm ²、MMUダイは103 mm ²、CACHEダイは84 mm ²となった。^[3]

SPARC64 GPは、HALと富士通が開発した関連マイクロプロセッサのシリーズで、富士通GP7000FおよびPrimePowerサーバで使用されています。最初のSPARC64 GPは、SPARC64 IIをさらに発展させたものでした。^[4]これは第3世代のSPARC64マイクロプロセッサであり、導入される前はSPARC64 IIIとして知られていました。SPARC64 GPは、225、250、および275 MHzのクロック周波数で動作しました。これは、HALがマルチプロセッシングをサポートする最初のマイクロプロセッサでした。^[4]主な競合製品は、HP PA-8500、IBM POWER3、およびSun UltraSPARC IIでした。 SPARC64 GPは1997年7月にテープアウトされました。 ^[4] 1998年4月11日に発表され、225MHzと250MHzのバージョンは1998年12月に導入されました。275MHzのバージョンは1999年3月に導入されました。

これは、CPUダイと4つのCACHEダイのうち2つを統合したSPARC64 IIのシングルダイ実装であった。MMUの置き換えやUltra Port Architectureを使用した新しいシステムインターフェースなど、マイクロアーキテクチャには数多くの変更と改良が加えられた。^[4]

分岐予測が改善され、クロック周波数を向上させるためのパイプライン ステージが追加され、加算命令と減算命令を実行できる 2 番目の FPU が搭載されました。ダイ領域を節約するために、最初の FPU の複製ではなく、機能の少ない FPU が追加されました。2 番目の FPU は最初の FPU の半分のサイズです。すべての命令のレイテンシは 3 サイクルです。複雑な SPARC64 IIメモリ管理ユニット(MMU) は、 Solarisオペレーティング システムと互換性のあるより単純なものに置き換えられました。以前は、SPARC64 システムでは、HAL によって開発され SPARC64 をサポートする Solaris の派生製品である SPARC64/OS が実行されていました。

L1 キャッシュの容量は、ダイ面積を減らすために 128 KB から 64 KB に半分に削減されました (SPARC64 II から 4 つの CACHE ダイのうち 2 つだけが統合されたのはそのためです)。関連するパフォーマンスの低下は、容量が 1 ～ 16 MB の大容量の外部 L2 キャッシュの提供によって軽減されました。L2 キャッシュには、マイクロプロセッサと同じクロック周波数またはその半分のクロック周波数で動作する専用の 128 ビット データ バスでアクセスします。L2 キャッシュは包括的であり、つまり L1 キャッシュのスーパーセットです。L1 キャッシュと L2 キャッシュの両方で、データは ECC によって保護され、タグはパリティによって保護されます。

SPARC64 IIの独自のシステムインターフェースは、Ultra Port Architectureと互換性のあるものに置き換えられました。これにより、SPARC64 IIIはSun Microelectronicsのチップセットを使用できるようになりました。システムバスは、マイクロプロセッサの周波数の半分、3分の1、4分の1、または5分の1で動作し、最大150MHzです。^[4]

これには1760万個のトランジスタが含まれており、そのうち600万個はロジック用、1160万個はキャッシュとTLBに含まれています。ダイ面積は210 mm ²です。これは富士通のCS-70プロセス、0.24 μm、5層メタル、CMOSプロセスで製造されました。^[4]これは、42.5 mm x 42.5 mmの寸法の957パッドのフリップチップランドグリッドアレイ（LGA）パッケージにパッケージ化されています。957パッドのうち、552は信号用、405は電源とグランド用です。

内部電圧は 2.5 V、I/O 電圧は 3.3 V です。275 MHz でのピーク消費電力は 60 W です。Ultra Port Architecture (UPA) 信号は、3.3 V 擬似エミッタ結合ロジック (PECL) レベルと互換性のある差動クロック信号を除き、3.3 V 低電圧トランジスタ トランジスタ ロジック (LVTTL) レベルと互換性があります。

2番目と3番目のSPARC64 GPは、第4世代のSPARC64マイクロプロセッサです。2番目のSPARC64 GPは最初のものをさらに発展させたもので、400～563MHzで動作しました。400MHzと450MHzで動作する最初のバージョンは、2000年8月1日に導入されました。このプロセッサには、それぞれ容量が2倍の128KBに拡大されたL1命令キャッシュとデータキャッシュ、16,384エントリからなるより大きなBHTによるより優れた分岐予測、ビジュアル命令セット(VIS)のサポート、およびダブルデータレート(DDR)SRAMで構築されたL2キャッシュがありました。3,000万個のトランジスタを含み、富士通のCS80プロセス(6レベルの銅配線による0.18μm CMOSプロセス)で製造されました。1.8Vの内部電源と、I/O用の2.5Vまたは3.3Vの電源を使用しました。これは、37.5 mm x 37.5 mm の 1,206 接点ボール グリッド アレイ(BGA) にパッケージ化されています。1,206 接点のうち、552 は信号で、405 は電源またはグランドです。

3番目のSPARC64 GPは、マイクロアーキテクチャの点では2番目と同一でした。動作周波数は600～810MHzでした。最初のバージョンは2001年に導入されました。700、788、810MHzバージョンは2002年7月17日に導入されました。^[5]富士通が0.15μm CS85プロセスで製造し、6層の銅配線を採用しました。内部電源は1.5V、I/O用電源は1.8Vまたは2.5Vでした。

• SPARC64 V (この記事では、SPARC64 V+、VI、VII、VII+、VIIIfx、IXfx、X、X+、XIfx についても説明します)

• Computergram International (1994 年 3 月 11 日)。[「HAL が富士通から初の 64 ビット SPARC シリコンを入手」]。Computer Business Review。
• Computergram (1995 年 9 月 19 日)。[「HAL がついに 64 ビット HALstation ラインで市場に登場」]。Computer Business Review。
• 富士通株式会社(2002 年 7 月 17 日)。富士通の PRIMEPOWER サーバのパフォーマンスがさらに大幅に向上しました。(プレス リリース)。
• 富士通株式会社(2002 年 7 月 17 日) SPARC64 GP 400-810 MHz 技術概要。
• HAL コンピュータシステム。SPARC64 。
• HAL コンピュータ システム(1995 年 8 月 14 ～ 15 日)。SPARC64 +: HAL の第 2 世代 64 ビット SPARC プロセッサ。Hot Chips VII。
• HAL Computer Systems (1999 年 4 月 29 日)。SPARC64 I 製品概要。
• HAL Computer Systems (1999 年 4 月 29 日)。SPARC64 II 製品概要。
• HAL Computer Systems (1999 年 4 月 29 日)。SPARC64 III 製品概要。
• Gwennap, Linley (1995 年 3 月 6 日)。「HAL がマルチチップ SPARC プロセッサを発表」。マイクロプロセッサ レポート。
• Song, Peter (1997 年 12 月 8 日)。「HAL が SPARC64 をシングル チップにパック」。マイクロプロセッサ レポート。