ピン数が少ない

LPC制御信号は、名前に含まれる「#」記号が示すように、アクティブローです。信号は3つのカテゴリに分類されます。

• 一方向性。これらは常に単一の電源から駆動されます。
• オープンコレクタ。これらは低速信号であり、使用されていないときはホストによってプルアップ（非アクティブ状態）され、任意のデバイスによってプルダウンされる可能性があります。
• 双方向通信に対応しています。これらの高速信号は、デバイスが使用を終えるたびに1サイクルの間アクティブにハイレベルに駆動され、その後、弱いプルアップ抵抗によってハイレベルに保持され、別のデバイスが使用を開始するまでその状態が維持されます。

LPC仕様では、双方向データ転送に必要な7つの必須信号が定義されています。

• LCLK（ホストからの単方向クロック）：33.3MHzのクロック。従来のPCI クロック（PCICLK）に接続できるため、ホスト（サウスブリッジ）に専用ピンは不要です。PCIと同様に、他の信号はLCLKの立ち下がりエッジ後に駆動され、立ち上がりエッジ後に受信されます。
• LRESET#（オープンコレクタ）：アクティブローのバスリセット。PCIRST#に接続されている場合があります。
• LFRAME#（単方向、ホストから）：このアクティブロー信号は、LPCバス・トランザクションの開始を示します。バス・トランザクションを開始できるのはホストのみです。
• LAD[3:0]（双方向）：これらの4つの双方向信号は、多重化されたアドレス、データ、およびその他の情報を伝送します。

定義済みの信号は6つあり、これらの機能は必要としないLPCデバイスにとってはオプションですが、最初の2つの信号のサポートはホストにとって必須です。

• LDRQ#（単方向、デバイスから）：DMA/バスマスタ要求。これは、Intel 8237互換DMAコントローラまたはLPC固有のバスマスタプロトコルを介して、直接メモリアクセスを実行したいデバイスからの出力です。ホストは、要求するデバイスごとに対応する入力ピンを1つ（最低2つ）提供する必要があります。
• SERIRQ (双方向): シリアル化されたIntel 8259互換割り込み信号。^{[ 6 ]} 1 つのラインは、すべての LPC デバイスとホストで共有されます。LAD ラインと同様に、このラインには弱いプルアップがあり、デバイスが駆動していない場合はハイレベルを維持します。
• CLKRUN#（オープンコレクタ）：電源管理のためにクロックを停止できるシステムで、クロックを再起動するために使用される信号。ホストがクロックを停止しない場合は不要。同等のPCI信号に接続できる。
• LPME#（オープンコレクタ）：電源管理イベント。システムをスリープ状態から復帰させるための信号。PCIバスのPME#信号に相当します。
• LSMI#（オープンコレクタ）：システム管理割り込み要求。これは、LPCデバイスがバスアクセスに応答してSMI#をトリガーする必要がある場合（例えば、不足しているハードウェア周辺機器のソフトウェアエミュレーションを実行する場合）にのみ必要です。それ以外の場合は、より低速なSERIRQプロトコルを使用してSMIを要求できます。
• LPCPD# (単方向、ホストから): ホストからのオプションの出力で、LPC デバイスに電源が間もなく切断されることを警告し、割り込みや DMA 要求を行わないように指示します。

LPCバスは、従来のPCIバスの電気的な仕様を踏襲しています。特に、バス信号を切り替えて別のデバイスが通信できるようにするには、2回のアイドルサイクルが必要となるという制約を共有しています。最初のサイクルでは、バスはアクティブにハイレベルに駆動されます。2回目のサイクルでは、バスは駆動されず、プルアップ抵抗によってハイレベルに保持されます。新しいデバイスは、3回目のサイクルでバスを介してデータの送信を開始できます。LPCの動作時間の大部分は、このような切り替え処理に費やされます。

前述のとおり、LPCバスはISAバスと同様のパフォーマンスを実現するように設計されています。正確なデータ転送速度は、実行されるバスアクセスの種類（I/O、メモリ、DMA、ファームウェア）とホストおよびLPCデバイスの速度によって異なります。すべてのバスサイクルは、データ転送ではなくオーバーヘッドに多くの時間を費やしますが、16バイトおよび128バイトのファームウェア読み取りサイクルは例外で、オーバーヘッドは17サイクルですが、データ転送はそれぞれ32サイクルおよび256サイクルで、スループットは10.88と15.63 MB/s 。^{[ 7 ]} 標準で定義されている次に速いバスサイクルである32ビットISAスタイルのDMA書き込みサイクルは、合計20クロックサイクルのうち8サイクルのみをデータ転送に費やし（残りの12サイクルはオーバーヘッド）、最大6.67  MB/sの速度を実現します。^{[ 7 ]}

最も遅いバスサイクルの1つは、単純なメモリの読み書きであり、17クロックサイクル（デバイスによって課される待機状態を含む）のうち、わずか2サイクルのみがデータ転送に使用され、転送速度は1.96MB  /秒です。

LPCトランザクションは、LFRAME#がローからハイに遷移した時点で開始されます。LFRAME#がローの間、ホストはLADラインに4ビットのSTARTコードを出力します。LFRAME#がハイに遷移する直前のサイクルで送信されるコードによって、次のバス・トランザクションが定義されます。

通常、ホストは効率化のため、LFRAME#を1クロックサイクルだけローに保持します。ただし、例外として、他の操作の途中でも開始される可能性のあるアボート処理があります。この場合、ホストはLFRAME#を最低4クロックサイクルローに保持し、その間、すべてのデバイスはLADバスの駆動を停止する必要があります。4サイクル目に、ホストはLADをハイ（1111）に駆動します。LFRAME#がハイからローに遷移すると、バスはアイドル状態にリセットされます。

それ以外のほとんどすべての場合において、LPCトランザクションは以下の一般的な構造を使用します。

• 開始コード
• ホストからのトランザクションの種類とアドレス
• ホストからのデータ（書き込みの場合）
• バスの折り返し地点（2サイクル）
• デバイスからの同期（1サイクル以上）
• デバイスからのデータ（読み取りの場合）
• バスの折り返し地点（2サイクル）

DMA転送は多少異なります。§ ISA 互換DMAは複数のSYNCフェーズとデータフェーズを持つ場合があります。§ バスマスターDMAはSTARTコードの直後にバスターンアラウンドがあり、最終ターンアラウンドはありません。

SYNCフェーズでは、デバイスがトランザクションに待機状態を挿入できます。SYNC値には6種類あり、すべて偶数パリティ（偶数ハミング重み）を持ちます。そのうち3つはSYNCフェーズを終了させ、残りの3つはホストが次のSYNCニブルを待つように促します。

• 0000：準備完了。デバイスはトランザクションを開始する準備が整いました。DMAサイクルでは、これによりDMA要求（DREQ）信号もクリアされます。
• 0011: (未使用)
• 0101：短い待機時間。次のSYNCサイクルが続きます。短い待機サイクルは最大8回まで許可されます。
• 0110：待ち時間が長い。待ち時間は短いように見えるが、実際には待ち時間が長くなる可能性がある（例：拡張パラレルポート操作）。
• 1001: 準備完了。DMA専用コードで、「準備完了」を通知し、デバイスが追加のDMAサイクルを要求します（DREQはアサートされたままです）。
• 1010: エラー。デバイスは処理を続行する準備ができていますが、転送中に重大なエラー（パリティエラーなど）が発生しました。これは、ISAバスのIOCHK#信号またはPCIバスのSERR#信号に相当します。読み取りの場合、データは続きますが、破損している可能性があります。
• 1100: (未使用)
• 1111：デバイスが存在しません。デバイスがトランザクションに応答しない場合、ホストはこのコードを認識し、トランザクションを中止することができます。低速デバイスに対応するため、トランザクションが中止されるまでにこのコードが最大2回発生することが許容されます。

Intelは、システムBIOSイメージをLPCバスに直接接続された単一のフラッシュメモリチップに格納できるようにLPCバスを設計しました。Intelはまた、パラレルATAポートの代替として、オペレーティングシステムイメージとソフトウェアアプリケーションをLPCバスに直接接続された単一のフラッシュメモリチップに格納できるようにしました。^{[ 8 ]}

CPLDまたはFPGAはLPCホストまたは周辺機器を実装できる。^{[ 9 ]}

初代Xboxゲーム機には、Xboxに新しいコードを起動させるために使用できるLPCデバッグポートがあります。 ^{[ 10 ] [ 11 ]}

メモリおよびI/Oアクセスは、シングルバイトアクセスとしてのみ許可され、§ トランザクション構造::アドレス、書き込みの場合はホストからのデータ、ターンアラウンド、SYNC、読み取りの場合はデバイスからのデータで説明されているように動作します。

ホストが未使用のアドレスへの転送を試みると、どのデバイスもSYNCサイクルを駆動せず、ホストはLADバス上で1111を検出します。1111が3サイクル検出された後（低速デバイスがアドレスをデコードしてSYNCパターンの駆動を開始するための2サイクルに加え、2回のターンアラウンドサイクルも許容されます）、ホストは操作を中止します。

プラットフォームコントローラハブ（PCH）チップまたはサウスブリッジチップはホストとして機能し、LPCバスを制御します。メモリコントローラがチップセット内にある場合は、そのバス上のデバイスの中央DMAコントローラとしても機能します。独自のメモリコントローラを内蔵するCPUでは、DMAコントローラはCPU内にあります。ISAバスを使用するシステム向けに作成されたソフトウェアとの互換性を確保するため、DMAコントローラには、IBM PC/ATアーキテクチャの「レガシー」オンボード周辺機器（2つのプログラマブル割り込みコントローラ、プログラマブルインターバルタイマー、2つのISA DMAコントローラなど）の回路相当物が含まれており、これらはすべて「ISAスタイルのDMA」に関与しています。

ISA互換DMAは、ホスト上のIntel 8237互換DMAコントローラを使用し、メモリバッファの位置と長さ、および転送方向を管理します。デバイスは指定されたDMAチャネル番号にサービスを要求するだけで、ホストはLPCバス上でDMAアクセスを実行します。

要求は、仮想ISA互換DMA要求（DRQ）ラインによって行われます。このラインは、デバイスのLDRQ#信号を使用してエミュレートされ、エミュレートされたDRQライン上の遷移を示します。これは、LDRQ#信号上の6ビット要求によって行われます。0のスタートビット、3ビットのDMAチャネル番号（最上位ビットから）、1ビットの新しい要求レベル（ほとんどの場合1で、DMA転送が要求されていることを示します）、および最後の1ストップビットです。ホストは、次に利用可能な機会にDMAサイクルを実行することで応答します。DMAサイクルは、メモリへのアクセス方向に基づいて命名されるため、「read」はLPCデバイスへの転送、「write」はLPCデバイスからの転送となります。

「アドレス」は、2つのニブルとして送信される6ビットで構成されます。3ビットのチャネル番号と1ビットの端末カウント表示（ISAバスのTCピン、または8237のEOP#出力）、それに続く2ビットの転送サイズです。

デフォルトでは、DMAチャネル0 ～ 3は8ビット転送を実行し、チャネル5 ～ 7は16ビット転送を実行します。ただし、LPC固有の拡張機能により、どのチャネルでも1バイト、2バイト、または4バイトの転送が可能です。複数バイトの転送を実行する場合、各バイトには以下で説明するように独自のSYNCフィールドがあります。

通常のSYNC「準備完了」パターン0000（またはエラーパターン1010）も、対応するエミュレートされたDMA要求信号の解除を引き起こします。ホストは、デバイスがLDRQ#信号を介して別のDMA要求を行うまで、直後のバイトの後にDMAを停止します。SYNCパターン1001は、ホストがデバイスのDMA要求がまだアクティブであるとみなすべきであることを示します。ホストは、LDRQ#による別の要求なしに、この転送の残りのバイトを続行するか、必要に応じて別の転送を開始します。

DMA書き込みの場合、デバイスからデータが転送される際、SYNCフィールドに続いて8ビットのデータと別のSYNCフィールドが送信され、ホストが指定した転送長に達するか、デバイスが転送を停止するまでこの処理が繰り返されます。2サイクルのターンアラウンドフィールドでトランザクションが完了します。DMA読み出しの場合、デバイスにデータが転送される際、SYNCフィールドに続いてターンアラウンドが送信され、データ、ターンアラウンド、SYNC、ターンアラウンドのシーケンスが転送されるバイトごとに繰り返されます。

割り込みは、PCIバス用に開発された「PCI用シリアル化割り込み」プロトコルを使用して、単一の共有SERIRQラインを介して送信されます。^{[ 6 ]}ホストは定期的に割り込みパケットを送信し、そのパケット内で各割り込み要求には1クロックのタイムスロットが割り当てられ、2クロックのターンアラウンドサイクルで区切られます。初期同期はホストによって行われます。簡略化した例を以下に示します。

• ホストはSERIRQラインを4～8クロックの間ローレベルに駆動し、その後2クロックのターンアラウンドサイクルが続きます。SERIRQは1クロックの間ハイレベルに駆動され、その後2クロックの間ハイレベルのままになります。
• デバイスがIRQ#6を要求する必要がある場合、6×3=18クロック待機し、その後、SERIRQを1クロックの間ローに、次のクロックの間ハイに駆動します。

デバイスはフレームの開始を認識できます。なぜなら、ホストのみが1サイクル以上ラインをローレベルに駆動するからです。ホストはクロックサイクル数をカウントすることで割り込みを識別します。18クロック目でSERIRQラインがローレベルに駆動されている場合、IRQ 18/3=6がアサートされます。

割り込みスロットの数はシステム固有であり、17 が一般的な数です。16 の ISA 互換割り込み (IRQ0 ～ IRQ15) とNMIが含まれます。

最後の割り込みスロットの後、ホストは2つまたは3つのローサイクルとそれに続く2つのターンアラウンドサイクルからなる「停止」信号を付加します。

「連続」モードでは、ホストが定期的に新しいパケットを開始します。「静音」モードでは、デバイスがSERIRQを1クロックサイクルローにすることで新しいパケットを要求します。その後、ホストは残りの7クロックサイクルの間、ラインをローに駆動し続けます。この時点から、プロトコルは同じです。

モードは、各パケットの最後にホストから送信されるストップ信号の長さによって制御されます。ストップ信号が3クロック分のロー信号で構成されている場合は、連続モードとなり、ホストのみが新しいパケットを開始できます。ストップ信号が2クロック分のロー信号で構成されている場合は、静音モードとなり、どのデバイスでも割り込みパケットを開始できます。

これにより、ファームウェア（BIOS）を通常の周辺機器アドレス空間の外に配置することが可能になります。これらの転送はISA互換転送と似ていますが、以下の点が異なります。

• CTDIRフィールドはありません。方向はSTARTフィールドにエンコードされています（読み取りの場合は1101、書き込みの場合は1110）。
• 最初の4ビットのアドレスは、デバイス選択（IDSEL）フィールドとして定義されており、複数のファームウェアハブの中から1つを選択できるようになっています。例えば、プライマリBIOSがマルウェアやフラッシュの失敗によって破損した場合に備えて、2つ目のファームウェアハブにバックアップBIOSを保存しておくことができます。
• 残りの28ビットのアドレスは、デバイス内のアドレスを定義します。最上位4ビットが最初に指定されます。
• アドレスの後にサイズフィールドが続きます。読み書き可能なサイズは1、2、4バイトです。読み取り専用の場合は16バイトと128バイトのサイズがサポートされます。
• データは待機状態を挟まず、連続したバースト転送で行われます。転送全体を通して、SYNCフィールドは1つだけです。

LPCバス上の最大2つのデバイスは、LDRQ#信号を使用して予約済みのDMAチャネル4の使用を要求することで、バスマスター転送を要求できます。この場合、ホストはバスマスター0の場合は0010、バスマスター1の場合は0011という特別なSTARTフィールドで転送を開始し、その後すぐに2回のターンアラウンドサイクルを実行して、バスをバスマスターDMAサイクルを要求したデバイスに渡します。ターンアラウンドサイクルの後、転送は役割が逆転したホスト開始ISA互換転送と非常によく似た形で進行します。

• このデバイスは、1サイクル分のCTDIRフィールドを送信します（I/Oおよびメモリ転送タイプのみが許可されます）。
• デバイスはアドレス（種類に応じて16ビットまたは32ビット）を送信します。アドレスは最上位4ビットから順に転送されます。
• この装置は、8ビット、16ビット、または32ビットをエンコードした1サイクル転送サイズのフィールドを送信します。
• 書き込みの場合、データはそれに続いて転送されます。ISA互換のDMAサイクルとは異なり、データは待機状態を経ることなく、一度に転送されます。
• その後、LADバスがホストに返される間に、2回のターンアラウンドサイクルが発生します。
• ホストの制御下で、可変長のSYNCフィールドが挿入される。
• 読み取りの場合、ホストから提供されるデータは以下のとおりです。

これは 16 ビット ISA バス マスタリングとは異なり、LPC バス マスタリングではメモリ転送時に 32 ビットのメモリ アドレスが必要で、ISA スタイルの DMA チャネルを使用せず、8、16、または 32 ビットの転送をサポートできます。一方、16 ビット ISA バス マスタリングではメモリ転送時に 24 ビットのメモリ アドレスが必要で、ISA スタイルの DMA チャネルの使用が必要で、32 ビットの転送は実行できません。^{[ 12 ]}

Trusted Platform Module 2.0 仕様では、I/O 読み取りサイクルと I/O 書き込みサイクルに基づいた特別な TPM 読み取りサイクルと TPM 書き込みサイクルが定義されています。^{[ 13 ]}これらのサイクルでは、以前は予約されていた値 0101 を持つ START フィールドを使用し、その後に CTDIR ニブルと 16 ビットの I/O アドレスが続きます。これは ISA 互換の書き込みと同様です。^{[ 13 ]}これらのサイクルは、TPM のローカリティ機能を使用するときに使用されます。^{[ 13 ]}