LPDDR

LPDDR（低電力ダブルデータレート）は、 LPDDR SDRAMとも呼ばれ、他のランダムアクセスメモリ設計よりも消費電力が少ない同期ダイナミックランダムアクセスメモリ（SDRAM）の一種であり、ラップトップコンピュータやスマートフォンなどのモバイルコンピューティングデバイスを対象としています。古いバリアントはモバイルDDRとも呼ばれ、mDDRと略されます。

現代のLPDDR SDRAMはDDR SDRAMとは異なり、さまざまな違いがあり、モバイルアプリケーションに適したテクノロジーとなっています。^[1] LPDDRテクノロジー規格はDDR規格とは独立して開発されており、たとえばLPDDR4XやLPDDR5はDDR5 SDRAMより前に実装され、 DDR4 SDRAMよりもはるかに高いデータレートを提供しています。

据置型デバイスやラップトップで使用され、通常は64ビット幅のメモリバスで接続される標準SDRAMとは対照的に、LPDDRは16ビットまたは32ビット幅のチャネルも許可します。^[2]

「E」および「X」バージョンは、仕様の拡張バージョンを示します。通常、メモリ アレイを 33% オーバークロックすることを公式化します。

標準 SDRAM と同様に、ほとんどの世代では内部フェッチ サイズと外部転送速度が 2 倍になっています (DDR4 と LPDDR5 は例外です)。

2006 年にリリースされたオリジナルの低電力 DDR (遡及的にLPDDR1と呼ばれることもあります) は、 DDR SDRAMをわずかに改良したもので、全体的な電力消費を削減するためにいくつかの変更が加えられています。

最も重要なのは、電源電圧が 2.5 V から 1.8 V に低下したことです。温度補正リフレッシュ (DRAM は低温ではリフレッシュ頻度が低くなります)、部分アレイ セルフ リフレッシュ、およびすべてのメモリ コンテンツを犠牲にする「ディープ パワー ダウン」モードによって、さらに節約できます。さらに、チップは小型で、非モバイル チップに比べてボード スペースが少なくて済みます。このテクノロジの主な提供元はSamsungとMicron の2 社で、 iPhone 3GS、初代 iPad、Samsung Galaxy Tab 7.0、Motorola Droid Xなどのタブレットや電話デバイスで使用されています。^[3]

2009年に標準化団体JEDECはJESD209-2を発行し、大幅に改訂された低電力DDRインターフェースを定義しました。^{[4] [5]} これはDDR1またはDDR2 SDRAMとは互換性がありませんが、次のいずれかに対応できます。

• LPDDR2-S2: 2 nプリフェッチメモリ（​​DDR1 と同様）、
• LPDDR2-S4: 4nプリフェッチメモリ（​​DDR2 と同様）、または
• LPDDR2-N: 不揮発性 ( NAND フラッシュ) メモリ。

低電力状態は基本的な LPDDR に似ていますが、いくつかの部分的なアレイ リフレッシュ オプションが追加されています。

タイミング パラメータは、LPDDR-200 ～ LPDDR-1066 (クロック周波数 100 ～ 533 MHz) に対して指定されます。

LPDDR2 は 1.2 V で動作し、制御ラインとアドレス ラインを 10 ビットのダブル データ レートCA バスに多重化します。コマンドは、プリチャージおよびバースト終了オペコードの再割り当てを除いて、 通常の SDRAM のコマンドと同様です。

列アドレス ビット C0 は転送されず、ゼロであると見なされます。したがって、バースト転送は常に偶数アドレスから開始されます。

LPDDR2 には、アクティブ ロー チップ セレクト (ハイの場合はすべてが NOP) とクロック イネーブル CKE 信号があり、SDRAM のように動作します。また、SDRAM と同様に、CKE が最初にドロップされるサイクルで送信されるコマンドによって、パワーダウン状態が選択されます。

• チップがアクティブな場合は、その場で固定されます。
• コマンドが NOP ( CSが低い、または CA0–2 = HHH) の場合、チップはアイドル状態になります。
• コマンドがリフレッシュコマンド（CA0～2 = LLH）の場合、チップはセルフリフレッシュ状態になります。
• コマンドがバースト終了 (CA0–2 = HHL) の場合、チップはディープ パワーダウン状態になります。(終了するには完全なリセット シーケンスが必要です。)

モード レジスタは、従来の SDRAM に比べて大幅に拡張され、8 ビットのアドレス空間と、それらの読み出し機能を備えています。シリアル プレゼンス検出EEPROM よりも小さいですが、十分な情報が含まれているため、EEPROM は必要ありません。

4 Gbit未満の S2 デバイス と 1 Gbit 未満の S4 デバイスには 4 つのバンクしかありません。BA2 信号は無視され、バンクごとのリフレッシュはサポートされません。

不揮発性メモリ デバイスはリフレッシュ コマンドを使用せず、アドレス ビット A20 以上を転送するためにプリチャージ コマンドを再割り当てします。下位ビット (A19 以下) は、後続の Activate コマンドによって転送されます。これにより、選択された行がメモリ アレイから 4 個または 8 個 (BA ビットによって選択) の行データ バッファの 1 つに転送され、Read コマンドによって読み取ることができます。DRAM とは異なり、バンク アドレス ビットはメモリ アドレスの一部ではありません。任意のアドレスを任意の行データ バッファに転送できます。行データ バッファの長さは、メモリの種類に応じて 32 ～ 4096 バイトです。32 バイトを超える行は、Activate コマンドの下位アドレス ビットの一部を無視します。4096 バイト未満の行は、Read コマンドの上位アドレス ビットの一部を無視します。

不揮発性メモリは、行データ バッファへの書き込みコマンドをサポートしていません。代わりに、特別なアドレス領域にある一連の制御レジスタが読み取りコマンドと書き込みコマンドをサポートしており、これを使用してメモリ アレイを消去およびプログラムできます。

2012 年 5 月、JEDEC はJESD209-3 低電力メモリデバイス規格を発表しました。^{[6] [7] [8]} LPDDR2 と比較して、LPDDR3 はより高いデータ レート、より広い帯域幅と電力効率、およびより高いメモリ密度を提供します。LPDDR3 は 1600 MT/s のデータ レートを実現し、書き込みレベリングとコマンド/アドレス トレーニング、^[9]オプションのオンダイ終端 (ODT)、および低 I/O 容量という重要な新技術を活用しています。LPDDR3 は、パッケージ オン パッケージ (PoP) とディスクリート パッケージの両方のタイプをサポートしています。

コマンドエンコーディングはLPDDR2と同一で、10ビットのダブルデータレートCAバスを使用します。^[7]ただし、この規格では8nプリフェッチDRAMのみが規定されており、フラッシュメモリコマンドは含まれていません。

LPDDR3を採用した製品には、2013 MacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4（GT-I9500）、Microsoft Surface Pro 3および4などがある^。[10] LPDDR3は2013年に主流となり、800 MHz DDR（1600 MT/s）で動作し、2011年のPC3-12800ノートブックメモリ（12.8 GB/sの帯域幅）に匹敵する帯域幅を提供した。^{[11]この帯域幅を実現するには、コントローラがデュアルチャネルメモリを実装する必要がある。たとえば、Exynos 5 Dual [12]}や5 Octaがこれに該当する。 ^[13]

LPDDR3Eと呼ばれるこの仕様の「拡張」バージョンでは、データレートが2133 MT/sに増加します。サムスン電子は、最大2,133 MT/sでデータを送信できる最初の4 ギガビット20nmクラスのLPDDR3モジュールを発表しました。これは、800 MT/sしか対応していない旧式のLPDDR2の2倍以上のパフォーマンスです。^[14]さまざまなメーカーのさまざまなSoCも、800 MHz LPDDR3 RAMをネイティブにサポートしています。これには、 QualcommのSnapdragon 600と800 ^[15]や、ExynosおよびAllwinnerシリーズの一部のSoCが含まれます。

2012年3月14日、JEDECは、将来のモバイルデバイスの要件がLPDDR4などの今後の標準にどのように影響するかを検討する会議を主催しました。^[16] 2013年12月30日、サムスンは、3,200 MT/sでデータを送信できる最初の20nmクラスの8ギガビット（1GB）LPDDR4を開発したと発表しました。これにより、最速のLPDDR3よりも50％高いパフォーマンスを提供し、1.1ボルトで約40％少ないエネルギー消費を実現します。^{[17] [18]}

2014年8月25日、JEDECはJESD209-4 LPDDR4低電力メモリデバイス規格を公開した。^{[19] [20]}

重要な変更点は次のとおりです。

• インターフェース速度が2倍になり、I/O規格が低電圧スイング終端ロジック（LVSTL）に変更されるなど、多数の電気的変更が行われました。
• 内部プリフェッチサイズと最小転送サイズの2倍
• 10ビットDDRコマンド/アドレスバスから6ビットSDRバスへの変更
• 1つの32ビット幅バスから2つの独立した16ビット幅バスに変更
• セルフリフレッシュは、CKEラインによって制御されるのではなく、専用のコマンドによって有効になります。

この規格では、2 つの独立した 16 ビット アクセス チャネルを含む SDRAM パッケージが定義されており、各チャネルはパッケージあたり最大 2 つのダイに接続されます。各チャネルは 16 データ ビット幅で、独自の制御/アドレス ピンを持ち、8 つの DRAM バンクにアクセスできます。したがって、パッケージは 3 つの方法で接続できます。

• データ ラインと制御は 16 ビット データ バスに並列に接続され、チップ選択のみがチャネルごとに独立して接続されます。
• 32 ビット幅のデータ バスの 2 つの半分と、チップ選択を含む並列の制御ライン。
• 2つの独立した16ビット幅データバス

各ダイは 4、6、8、12、または 16 ギガビットのメモリを提供し、各チャネルに半分ずつ割り当てられます。したがって、各バンクはデバイス サイズの 16 分の 1 になります。これは、適切な数 (16  K～ 64 K) の 16384 ビット (2048 バイト) の行に編成されます。24 ギガビットおよび 32 ギガビットへの拡張が計画されていますが、これが行数、行幅、またはバンク数の増加によって行われるかどうかはまだ決まっていません。

2 倍の幅 (4 つのチャネル) とチャネル ペアあたり最大 4 つのダイ (パッケージあたり合計 8 つのダイ) を提供する、より大きなパッケージも定義されています。

データは、16 または 32 転送 (256 または 512 ビット、32 または 64 バイト、8 または 16 サイクルの DDR) のバーストでアクセスされます。バーストは 64 ビット境界から開始する必要があります。

クロック周波数は以前の標準よりも高く、最小バースト長は長いため、コマンド/アドレス バスがボトルネックになることなく、制御信号をより高度に多重化できます。LPDDR4 は、制御ラインとアドレス ラインを 6 ビットのシングル データ レート CA バスに多重化します。コマンドには 2 クロック サイクルが必要で、アドレスをエンコードする操作 (行のアクティブ化、列の読み取りまたは書き込みなど) には 2 つのコマンドが必要です。たとえば、アイドル チップからの読み取りを要求するには、8 クロック サイクルかかる 4 つのコマンド (Activate-1、Activate-2、Read、CAS-2) が必要です。

チップセレクトライン (CS) はアクティブハイです。コマンドの最初のサイクルはチップセレクトがハイであることで識別され、2 番目のサイクルではチップセレクトがローになります。

CAS-2 コマンドは、データ バスを介して転送を実行するすべてのコマンドの後半として使用され、下位の列アドレス ビットを提供します。

• 読み取りコマンドは 4 の倍数の列アドレスから開始する必要があります。ゼロ以外の C0 または C1 アドレス ビットをメモリに通信するための規定はありません。
• 書き込みコマンドは 16 の倍数の列アドレスから始まる必要があります。書き込みコマンドの場合、C2 と C3 はゼロである必要があります。
• モード レジスタの読み取りと一部の多目的コマンドの後にも CAS-2 コマンドを実行する必要がありますが、すべての列ビットはゼロ (低) である必要があります。

バースト長は、16、32、または読み取りおよび書き込み操作の BL ビットによって動的に選択できるように設定できます。

1 つの DMI (データ マスク/反転) 信号は、各 8 つのデータ ラインに関連付けられており、データ転送中にハイに駆動されるビットの数を最小限に抑えるために使用できます。ハイの場合、他の 8 ビットは送信側と受信側の両方で補完されます。バイトに 5 つ以上の 1 ビットが含まれている場合、3 本以下のデータ ラインとともに DMI 信号をハイに駆動できます。信号ラインはローで終了するため、消費電力が削減されます。

(別の使用方法として、DMI を使用して各転送で切り替わるデータ ラインの数を最大 4 に制限すると、クロストークが最小限に抑えられます。これは書き込み時にメモリ コントローラによって使用される場合がありますが、メモリ デバイスではサポートされていません。)

データ バス反転は、読み取りと書き込みに対して個別に有効にできます。マスクされた書き込み (別のコマンド コードを持つ) の場合、DMI 信号の動作は、書き込み反転が有効になっているかどうかによって異なります。

• 書き込み時のDBIが無効になっている場合、DMIのハイレベルは、対応するデータバイトが無視され、書き込まれないことを示します。
• 書き込み時の DBI が有効になっている場合、 DMI の低レベルと 5 ビット以上が設定されたデータ バイトの組み合わせは、無視され、書き込まれないデータ バイトを示します。

LPDDR4には、隣接行の「行ハンマー」による破損を回避するための「ターゲット行リフレッシュ」のメカニズムも含まれています。3つのアクティブ化/プリチャージシーケンスの特別なシーケンスは、デバイスが指定したしきい値（リフレッシュサイクルあたり200,000〜700,000）よりも頻繁にアクティブ化された行を指定します。内部的には、デバイスはアクティブ化コマンドで指定された行ではなく、物理的に隣接する行をリフレッシュします。^{[21] [20] : 153–54}

Samsung Semiconductorは、 LPDDR4Xと呼ばれるLPDDR4の派生版を提案した。^{[22] : 11} LPDDR4Xは、I/O電圧（Vddq）を1.1Vから0.6Vに下げることで追加の電力を節約することを除いてLPDDR4と同一である。2017年1月9日、SK Hynixは8GBおよび16GBのLPDDR4Xパッケージを発表した。^{[23] [24]} JEDECは、2017年3月8日にLPDDR4X規格を公開した。^[25]低電圧化とは別に、小規模アプリケーション向けのシングルチャネルダイオプション、新しいMCP、PoP、IoTパッケージ、最高4266MT/sの速度グレード向けの追加の定義とタイミングの改善などの追加の改良点がある。

2019年2月19日、JEDECは低電力ダブルデータレート5（LPDDR5）の標準であるJESD209-5を公開しました。^[26]

サムスンは2018年7月にLPDDR5チップのプロトタイプが動作していることを発表しました。LPDDR5では以下の変更が導入されています。^[27]

• データ転送速度はピンあたり6400Mbit/sに向上
• 差動クロックが使用される（3200 MHz、DDR）
• プリフェッチは再び2倍にならず、 16nのままである。
• バンクの数は16に増加し、4つのDDR4のようなバンクグループに分割されます。
• 省電力の改善: ^[26]
  • データ転送量を減らすためのデータコピーおよびWrite-X（すべて1またはすべて0）コマンド
  • 動的周波数と電圧のスケーリング
• 新しいクロッキングアーキテクチャでは、コマンドは1/4スピードのマスタークロック（CK）を使用し、データは必要な場合にのみ有効になるフルスピードの書き込みクロック（WCK）と読み取りストローブ（RDQS）信号を使用して転送されます^[26]
• 1 バイトあたり 1 セットのフルスピード クロック (LPDDR4 では 16 ビットあたり)
• クロックイネーブル（CKE）ピンの削除。代わりに、CAバス経由のコマンドによって低電力モードに入り、チップ選択信号が次にハイになるまで継続します。

AMD Van Gogh、Intel Tiger Lake、Apple シリコン(M1 Pro、M1 Max、M1 Ultra、M2、A16 Bionic)、Huawei Kirin 9000、Snapdragon 888メモリ コントローラーは LPDDR5 をサポートしています。

転送速度が 2 倍になり、マスター クロックが 1/4 速になったことで、マスター クロックの周波数は、同様の LPDDR4 クロックの半分になります。コマンド (CA) バスは 7 ビットに拡張され、コマンドは 2 倍のデータ レートで転送されるため、コマンドは LPDDR4 と同じレートで送信されることになります。

以前の標準と比較すると、列アドレスの命名法が変更されました。LPDDR4 と LPDDR5 はどちらも最大 10 ビットの列アドレスを許可しますが、名前が異なります。LPDDR4 の C0 ～ C9 は、B0 ～ B3 および C0 ～ C5 に名前が変更されました。LPDDR4 と同様に、書き込みは B0 ～ B3 がゼロの 16 の倍数のアドレスから開始する必要がありますが、読み取りでは、B3 にゼロ以外の値を指定することにより、異なる順序でバーストを転送するように要求できます。

LPDDR4 と同様に、データを読み取るには 4 つのコマンドが必要です。行を選択するための 2 つのアクティブ化コマンド、列を選択するための CAS コマンドと読み取りコマンドです。LPDDR4 とは異なり、CAS コマンドは読み取りまたは書き込みコマンドの前にあります。実際、これは列をまったく選択しないという点で、やや誤った名称です。その代わりに、その主な機能は、DRAM を高速 WCK クロックの差し迫った開始と同期するように準備することです。WS_FS、WS_RD、および WS_WR ビットはさまざまなタイミングを選択します。_RD オプションと _WR オプションは直後の読み取りまたは書き込みコマンドに最適化されていますが、_FS オプションはクロックを直ちに開始し、複数の読み取りまたは書き込みが続き、複数のバンクにアクセスする場合があります。

CAS は「書き込み X」オプションも指定します。WRX ビットが設定されている場合、書き込みではデータが転送されず、WXS (書き込み X 選択) ビットの制御下でバーストがすべて 0 またはすべて 1 で埋められます。これには同じ時間がかかりますが、エネルギーが節約されます。

通常の 16 のバーストに加えて、32 の 2 倍の長さのバーストを実行するためのコマンドがあります。読み取り (書き込みではない) では、C0 ビットと B3 ビットを使用して、32 ワードに揃えられたバースト内の開始位置を指定できます。

2021年7月28日、JEDECは、以下の変更を加えた JESD209-5B、低電力ダブルデータレート5/5X（LPDDR5/5X）^{[30]の標準を公開しました。}

• 最大8533 Mbit/sまでの速度拡張
• tx/rxイコライゼーションによる信号整合性の改善
• 新しいアダプティブリフレッシュ管理機能による信頼性の向上

2021年11月9日、サムスンは業界初のLPDDR5X DRAMを開発したと発表した。サムスンの実装には、14nmプロセスノードで16ギガビット（2GB）のダイが含まれ、1つのパッケージに最大32個のダイ（64GB）を含むモジュールが含まれています。同社によると、新しいモジュールはLPDDR5よりも20％少ない電力を使用します。^[31] AnandTechのAndrei Frumusanuによると、 SoCやその他の製品におけるLPDDR5Xは、2023世代のデバイスで期待されていました。^[32]

2021年11月19日、Micronは、Mediatekが同社のLPDDR5X DRAMをMediatekのDimensity 9000 5G SoC向けに検証したと発表した。^[33]

2023年1月25日、SKハイニックスは9.6Gbit/sの帯域幅を持つ「低電力ダブルデータレート5ターボ」（LPDDR5T）チップを発表しました。^[34]これは、JEDECによって1.01～1.12Vに設定されている。LPDDR5X規格にはLPDDR5X-9600として組み込まれ、「LPDDR5T」がブランド名となっている。^[35]
MediaTek Dimensity 9300とQualcomm Snapdragon 8 Gen 3はLPDDR5Tをサポートしている。

2024年4月17日、サムスン電子は、以前のLPDDR5X世代よりも25％高い帯域幅、30％高い容量、25％改善された電力効率を備えたLPDDR5X-10700を発表しました。これは、チップの効率性を高めながら、1つのパッケージに最大32GBの容量を収められるほど小型化する新しい12nmプロセスによって実現されました。^[36]

2024年7月16日、サムスンは、MediaTekの次期主力製品Dimensity 9400 SoCに搭載するために、最大10.7Gbit/sの速度で動作可能な業界最速のLPDDR5X DRAMの検証を完了しました。^[1]

以下の標準が開発中です。^{[37] [38] [39]} 計画されている拡張には以下が含まれます。

• 8.8～17.6 Gbit/s/ピンへの速度拡張
• CAバスがさらに4ビットに狭められる
• チャネルあたり12ビットのデータバス幅
• 24 転送のバースト × 12 ピン = 288 ビット:
  • 256データビット、プラス
  • 16個のタグ/ECCビットがアレイに保存され、さらに
  • データ バス反転またはリンク ECC 用の 16 ビットは保存されません。
• CAMM2 ^[40]

• ミクロン
• サムスン
• エルピーダ
• Nanya 2014年10月21日アーカイブ - Wayback Machine
• JEDEC ページ: 低電力ダブル データ レート 3 SDRAM (LPDDR3)