エミッタ結合ロジック

電子工学において、エミッタ結合ロジック（ECL）は、高速集積回路バイポーラトランジスタロジックファミリです。ECLは、シングルエンド入力と制限されたエミッタ電流を備えたオーバードライブバイポーラ接合トランジスタ（BJT）差動増幅器を使用して、飽和（完全オン）動作領域とその結果生じる低速ターンオフ動作を回避します。^[2] 電流はエミッタ結合ペアの2つのレッグ間で制御されるため、ECLは電流ステアリングロジック（CSL）^{[3] 、} 電流モードロジック（CML）^[4]、 または電流スイッチエミッタフォロワ（CSEF）ロジックと呼ばれることもあります。^[5]

ECLでは、トランジスタが飽和することはなく、入力電圧と出力電圧の振幅は小さく（0.8V）、入力インピーダンスは高く、出力インピーダンスは低い。その結果、トランジスタの状態は素早く変化し、ゲート遅延は低く、ファンアウト能力は高い。^[6]さらに、差動増幅器の電流消費は基本的に一定であるため、電源ラインのインダクタンスと容量による遅延とグリッチが最小限に抑えられ、相補出力によりインバータ数が減って回路全体の伝播時間が短縮される。

ECL の主な欠点は、各ゲートが継続的に電流を消費することです。つまり、特に静止時には、他のロジック ファミリよりもはるかに多くの電力が必要 (および消費) になります。

FETで作られたエミッタ結合ロジックに相当するものは、ソース結合ロジック（SCFL）と呼ばれます。^[7]

すべての信号パスとゲート入力が差動であるECLのバリエーションは、差動電流スイッチ（DCS）ロジックとして知られています。^[8]

ECLは1956年8月にIBMのハノン・S・ユルクによって発明された。^{[10] [11]}当初は電流ステアリングロジックと呼ばれ、 Stretch、IBM 7090、IBM 7094コンピュータで使用されていた。^[9] このロジックは電流モード回路とも呼ばれていた。^[12]また、 IBM 360/91の IBM Advanced Solid Logic Technology (ASLT)回路を作るのにも使用された。 ^{[13] [14] [15]}

Yourke の電流スイッチは、入力ロジック レベルが出力ロジック レベルと異なる差動増幅器でした。「ただし、電流モード動作では、出力信号は、入力リファレンス レベルとは異なるリファレンス レベルを中心に変化する電圧レベルで構成されます。」^[16] Yourke の設計では、2 つのロジック リファレンス レベルは 3 ボルト異なっていました。その結果、NPN バージョンと PNP バージョンの 2 つの相補バージョンが使用されました。NPN 出力は PNP 入力を駆動でき、その逆も可能です。「欠点は、より多くの異なる電源電圧が必要であり、pnp トランジスタと npn トランジスタの両方が必要になることです。」^[9]

NPNとPNPの段を交互に配置する代わりに、ツェナーダイオードと抵抗器を使用して出力ロジックレベルを入力ロジックレベルと同じになるようにシフトする別の結合方法がありました。^[17]

1960 年代初頭から、ECL 回路はモノリシック集積回路上に実装され、ロジックを実行する差動増幅器入力段と、出力を駆動し、出力電圧をシフトして入力と互換性を持たせるエミッタ フォロワ段で構成されていました。エミッタ フォロワ出力段は、ワイヤード OR ロジックを実行するためにも使用できます。

モトローラは1962年に初のデジタルモノリシック集積回路ラインであるMECL Iを発表しました。^[18]モトローラはいくつかの改良シリーズを開発し、1966年にはMECL II、1968年にはゲート伝播時間1ナノ秒、フリップフロップトグルレート300MHzのMECL III、1971年には消費電力が少なくエッジ速度が制御された10,000シリーズを開発しました。 ^[19] MECL 10Hファミリは1981年に発表されました。^[20] フェアチャイルドは1975年にF100Kファミリを発表しました。^{[21] [22]}

ECLinPS（「ピコ秒単位のECL」）ファミリは1987年に導入されました。^[23] ECLinPSは500psのシングルゲート遅延と1.1GHzのフリップフロップトグル周波数を備えています。^[24] ECLinPSファミリの部品は、Arizona Microtek、Micrel、National Semiconductor、ON Semiconductorなど、複数のソースから入手できます。^[25]

ECL は消費電力が大きいため、主に高速性が不可欠な場合に使用されてきた。IBMのESA/390コンピュータ ファミリのEnterprise System/9000メンバーなどの古いハイエンド メインフレーム コンピュータは ECL を使用していた^[26] 。Cray-1 ; ^[27]や第 1 世代のAmdahlメインフレームも同様であった。(現在の IBM メインフレームはCMOS を使用している。^[28] ) 1975 年以降、Digital Equipment Corporationの最高性能プロセッサはすべて、ECL KL10からECL VAX 8000、そして最終的にはVAX 9000まで、マルチチップ ECL CPU をベースとしていた。1991 年までに、 VAX 9000 と同等の性能を 25 分の 1 のコストと大幅に少ない消費電力で実現したCMOS NVAXが発売された。 ^[29] MIPS R6000コンピュータも ECL を使用した。

ECL は、右の図で赤色で示したエミッタ結合 (ロングテール) ペアに基づいています。ペアの左半分 (黄色で示した部分) は、NOR ロジックを実装する 2 つの並列接続された入力トランジスタ T1 および T2 (2 入力ゲートの例) で構成されています。右側のトランジスタ T3 のベース電圧は、薄緑色で示した基準電圧源によって固定されています。基準電圧源は、ダイオード熱補償付きの分圧器 (R1、R2、D1、D2) と、場合によってはバッファリング エミッタ フォロワ (図には示されていません) で構成されているため、エミッタ電圧は比較的一定に保たれます。その結果、共通エミッタ抵抗器 R _{E はほぼ}電流源として機能します。コレクタ負荷抵抗器 R _C1および R _C3の出力電圧は、エミッタ フォロワ T4 および T5 (青色で示した部分) によって反転出力と非反転出力にシフトおよびバッファリングされます。出力エミッタ抵抗器 R _E4および R _{E5 は}、すべてのバージョンの ECL に存在するわけではありません。場合によっては、入力トランジスタのベースと−2Vの間に接続された50Ωのライン終端抵抗がエミッタ抵抗として機能する。^[30]

ECL 回路の動作は、入力電圧が T1 ベースに適用され、T2 入力が未使用または論理「0」が適用されていると仮定して以下で検討されます。

遷移中、回路のコアであるエミッタ結合ペア (T1 と T3) は、シングルエンド入力の差動増幅器として機能します。「ロングテール」電流源 (R _E ) は、ペアの 2 つのレッグに流れる合計電流を設定します。入力電圧は、トランジスタを流れる電流を 2 つのレッグ間で共有し、スイッチング ポイントに近くない場合はすべてを片側に誘導することで、トランジスタを流れる電流を制御します。ゲインは終了状態 (以下を参照) よりも高く、回路はすばやく切り替わります。

低入力電圧(論理 "0") または高入力電圧(論理 "1") では、差動増幅器はオーバードライブされます。トランジスタ (T1 または T3) はカットオフされ、もう 1 つ (T3 または T1) はアクティブ線形領域で、エミッタ縮退を伴う共通エミッタ ステージとして動作し、すべての電流を消費して、もう 1 つのカットオフ トランジスタを飢餓状態にします。
アクティブ トランジスタには、大きな負のフィードバック (エミッタ縮退) を引き起こす比較的高いエミッタ抵抗R _Eが負荷されます。アクティブ トランジスタの飽和を防ぎ、飽和からの回復を遅らせる拡散時間が論理遅延に関係しないようにするために、^[2]エミッタ抵抗とコレクタ抵抗は、最大入力電圧でトランジスタの両端にいくらかの電圧が残るように選択されます。残留ゲインは低いです ( K  =  R _C / R _E  < 1)。回路は入力電圧の変動の影響を受けず、トランジスタはアクティブ線形領域にしっかりと留まります。直列負のフィードバックのため、入力抵抗は高くなります。
カットオフ トランジスタは、入力と出力間の接続を切断します。その結果、入力電圧は出力電圧に影響を与えません。ベース-エミッタ接合がカットオフされるため、入力抵抗は再び高くなります。

ECL ファミリのその他の注目すべき特性としては、大電流要件がほぼ一定であり、回路の状態に大きく依存しないという事実が挙げられます。これは、スイッチング時に静止時よりも多くの電流を消費する他のロジック タイプとは異なり、ECL 回路が比較的少ない電力ノイズを生成することを意味します。暗号化アプリケーションでは、ECL 回路は差分電力解析などのサイド チャネル攻撃の影響を受けにくくなります。^{[引用が必要]}

この構成の伝播時間は、ICパッケージに出入りする信号の遅延を含めて1ナノ秒未満です。ある種のECLは常に最速のロジックファミリでした。^{[31] [32]}

放射線耐性：通常の商用グレードのチップは100グレイ（10krad）に耐えることができますが、多くのECLデバイスは100,000グレイ（10Mrad）を超えても動作します。^[33]

ECL 回路は通常、負電源で動作します (電源の正端はグランドに接続されています)。他のロジック ファミリでは、電源の負端をグランドに接続します。これは主に、電源の変動がロジック レベルに与える影響を最小限に抑えるために行われます。ECL は V _CCのノイズに対してより敏感ですが、V _EEのノイズに対しては比較的耐性があります。^[34]グランドはシステムで最も安定した電圧である必要があるため、ECL は正グランドで指定されます。この関係で、電源電圧が変化すると、コレクタ抵抗器の電圧降下がわずかに変化します (エミッタ定電流源の場合は、まったく変化しません)。コレクタ抵抗器はグランドにしっかりと「固定」されているため、出力電圧はわずかに「移動」します (またはまったく移動しません)。電源の負端がグランドに接続されている場合、コレクタ抵抗器は正レールに接続されます。コレクタ抵抗器の定電圧降下がわずかに変化する (またはまったく変化しない) ため、出力電圧は電源電圧の変動に従い、2 つの回路部分は定電流レベル シフターとして機能します。この場合、分圧器R1-R2は電圧変動をある程度補正します。正電源には別の欠点があります。出力電圧は、高い定電圧（+3.9 V）の背景に対してわずかに変動します（±0.4 V）。負電源を使用するもう1つの理由は、出力とグランドの間に偶発的な短絡が発生するのを防ぐためです^[35]（ただし、出力は負レールとの短絡からは保護されません）。

供給電圧の値は、補償ダイオード D1 および D2 に十分な電流が流れ、共通エミッタ抵抗 R _{E の}両端の電圧降下が適切になるように選択されます。

市販されている ECL 回路は、通常、他のファミリと互換性のないロジック レベルで動作していました。つまり、ECL と、一般的なTTLファミリなどの他のロジック ファミリとの相互運用には、追加のインターフェイス回路が必要でした。高ロジック レベルと低ロジック レベルが比較的近いため、ECL のノイズ マージンが小さくなり、問題が発生することがあります。

少なくともIBMというメーカーが自社製品用にECL回路を製造していた。その電源は市場で使用されているものとは大きく異なっていた。^[26]

正エミッタ結合論理（PECL）は、疑似ECLとも呼ばれ、負の5.2 V電源の代わりに正の5 V電源を使用するECLのさらなる発展形です。^[36] 低電圧正エミッタ結合論理（LVPECL）は、5 V電源の代わりに正の3.3 Vを使用するPECLの電力最適化バージョンです。PECLとLVPECLは差動信号システムであり、主に高速回路やクロック分配回路で使用されます。

PECLデバイスはECLデバイスと若干異なるという誤解がよくあります。実際、すべてのECLデバイスはPECLデバイスでもあります。^[37]

論理レベル: ^[38]

注: V _{cm は}コモンモード電圧範囲です。

• Savard, John JG (2018) [2005]. 「コンピューターは何からできているのか」. quadibloc . 2018年7月2日時点のオリジナルよりアーカイブ。2018年7月16日閲覧。
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• Yourke, Hannon S. (1957年9 月)。「ミリマイクロ秒トランジスタ電流スイッチング回路」。IRE Transactions on Circuit Theory。4 ( 3): 236–240。doi :10.1109/TCT.1957.1086377。
• Mueller, Dieter (2008) [2006]. 「DECL テスト実行 - 差動エミッタ結合ロジック」。2018 年 7 月 18 日時点のオリジナルよりアーカイブ。2018年7 月 18 日閲覧。

• モトローラ MECL ロジック ファミリ データシート、1963 年