LPDDR

The original low-power DDR (sometimes retroactively called LPDDR1), released in 2006 is a slightly modified form of DDR SDRAM, with several changes to reduce overall power consumption.

最も重要なのは、供給電圧が 2.5 V から 1.8  V に低下したことです。その他の節約は、温度補償リフレッシュ (DRAM は低温ではリフレッシュの頻度が少なくて済みます)、部分アレイ自己リフレッシュ、およびすべてのメモリ内容を犠牲にする「ディープパワーダウン」モードによって実現されています。さらに、チップが小型化され、非モバイル向けの同等品よりも基板上のスペースが少なくて済みます。SamsungとMicron は、この技術の主要なプロバイダーの 2 社であり、 iPhone 3GS、初代 iPad、Samsung Galaxy Tab 7.0、Motorola Droid Xなどのタブレットや電話デバイスで使用されています。^{[ 3 ]}

2009年、標準化団体JEDECは、大幅に改訂された低消費電力DDRインターフェースを定義したJESD209-2を公表した。^{[ 4 ] [ 5 ]}これはDDR1またはDDR2 SDRAM とは互換性がないが、以下のいずれかに対応できる。

• LPDDR2-S2: 2 nプリフェッチ メモリ (DDR1 と同様)、
• LPDDR2-S4: 4 nプリフェッチメモリ (DDR2 と同様)、または
• LPDDR2-N：不揮発性（NANDフラッシュ）メモリ。

低消費電力状態は基本的なLPDDRと似ていますが、部分的なアレイリフレッシュのオプションがいくつか追加されています。

タイミングパラメータは、LPDDR-200からLPDDR-1066（クロック周波数100～533MHz  ）まで規定されています。

1.2Vで動作する LPDDR2は、制御線とアドレス線を10ビットのダブルデータレートCAバスに多重化します。コマンドは通常のSDRAMと似ていますが、プリチャージとバースト終端のオペコードが再割り当てされています。

列アドレスビットC0は転送されず、ゼロであるとみなされます。したがって、バースト転送は常に偶数アドレスから開始されます。

LPDDR2には、SDRAMと同様に動作するアクティブローのチップセレクト（ハイのときはすべてがNOP）とクロックイネーブルCKE信号があります。また、SDRAMと同様に、CKEが最初にドロップされたサイクルで送信されるコマンドによってパワーダウン状態が選択されます。

• チップがアクティブ状態になると、その場でフリーズする。
• コマンドがNOP（CSがローまたはCA0-2 = HHH）の場合、チップはアイドル状態になります。
• コマンドがリフレッシュコマンド（CA0–2 = LLH）の場合、チップは自己リフレッシュ状態に入ります。
• コマンドがバースト終端（CA0–2 = HHL）の場合、チップはディープパワーダウン状態に入ります。（状態から復帰するには、完全なリセットシーケンスが必要です。）

モードレジスタは、従来のSDRAMと比較して大幅に拡張され、8ビットのアドレス空間と読み出し機能を備えています。シリアルプレゼンス検出EEPROMよりは小さいものの、EEPROMを不要にするのに十分な情報が含まれています。

4Gbps未満のS2デバイス、および1Gbps未満のS4デバイスは、バンク数が4つしかありません。これらのデバイスはBA2信号を無視し、バンクごとのリフレッシュをサポートしていません。  

不揮発性メモリデバイスはリフレッシュコマンドを使用せず、プリチャージコマンドを再割り当てしてアドレスビットA20以上を転送します。下位ビット（A19以下）は、後続のアクティブ化コマンドによって転送されます。これにより、メモリ配列から選択された行が、4つまたは8つ（BAビットで選択）の行データバッファのいずれかに転送され、そこで読み出しコマンドによって読み出すことができます。DRAMとは異なり、バンクアドレスビットはメモリアドレスの一部ではありません。任意のアドレスを任意の行データバッファに転送できます。行データバッファの長さは、メモリの種類に応じて32バイトから4096バイトまでです。32バイトより大きい行は、アクティブ化コマンドで下位アドレスビットの一部を無視します。4096バイトより小さい行は、読み出しコマンドで上位アドレスビットの一部を無視します。

不揮発性メモリは、行データバッファへの書き込みコマンドをサポートしていません。その代わりに、特別なアドレス領域にある一連の制御レジスタが読み出しコマンドと書き込みコマンドをサポートしており、これらを使用してメモリ配列を消去したりプログラムしたりできます。

2012 年 5 月に、JEDEC はJESD209-3 低消費電力メモリ デバイス規格を公開しました。^{[ 6 ] [ 7 ] [ 8 ]} LPDDR2 と比較して、LPDDR3 はより高いデータ レート、より広い帯域幅と電力効率、およびより高いメモリ密度を提供します。LPDDR3 は 1600  MT/s のデータ レートを実現し、書き込みレベリングとコマンド/アドレス トレーニング、^{[ 9 ]}オプションのオン ダイ ターミネーション (ODT)、および低 I/O 容量といった主要な新技術を採用しています。LPDDR3 はパッケージ オン パッケージ (PoP) とディスクリート パッケージの両方のタイプをサポートしています。

コマンドエンコーディングは、10ビットのダブルデータレートCAバスを使用するLPDDR2と同一です。^{[ 7 ]}ただし、この規格では8nプリフェッチDRAMのみを規定しており、フラッシュメモリコマンドは含まれていません。

LPDDR3 を使用する製品には、2013 年 MacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4 (GT-I9500)、Microsoft Surface Pro 3および 4などがあります。 ^{[ 10 ]} LPDDR3 は 2013 年に主流となり、800  MHz DDR (1600 MT/s) で動作し、2011 年の PC3-12800ノートブック メモリ(12.8 GB/s の帯域幅) に匹敵する帯域幅を提供しました。^{[ 11 ]この帯域幅を実現するには、コントローラはデュアルチャネル メモリを実装する必要があります。たとえば、Exynos 5 Dual [ 12 ]}および 5 Octa ^{[ 13 ]}の場合がこれに該当します。 

2012年3月14日、JEDECは将来のモバイルデバイスの要件がLPDDR4などの今後の規格をどのように推進するかを探る会議を開催しました。^{[ 16 ]} 2013年12月30日、サムスンは、 3,200 MT/sでデータを送信できる初の20  nmクラスの8ギガビット（1 GB）LPDDR4を開発したと発表しました。これにより、最速のLPDDR3よりも50%高いパフォーマンスを提供し、1.1ボルトで約40%少ないエネルギーを消費します。^{[ 17 ] [ 18 ]}  

2014年8月25日、JEDECはJESD209-4 LPDDR4低消費電力メモリデバイス規格を公開した。^{[ 19 ] [ 20 ]}

主な変更点は以下のとおりです。

• インターフェース速度の倍増、およびそれに伴う多数の電気的変更（I/O規格を低電圧スイング終端ロジック（LVSTL）に変更するなど）
• 内部プリフェッチサイズと最小転送サイズを倍増
• 10ビットDDRコマンド/アドレスバスから6ビットSDRバスに変更
• 32ビット幅のバス1本から、独立した16ビット幅のバス2本に変更する。
• 自己更新はCKEラインによって制御されるのではなく、専用コマンドによって有効化される。

この規格では、2つの独立した16ビットアクセスチャネルを含むSDRAMパッケージが定義されており、各チャネルはパッケージあたり最大2つのダイに接続されます。各チャネルは16データビット幅で、独自の制御/アドレスピンを持ち、8バンクのDRAMにアクセスできます。したがって、パッケージは3つの方法で接続できます。

• データ線と制御信号線は16ビットデータバスに並列接続され、チップセレクトのみが各チャネルごとに独立して接続されている。
• 32ビット幅のデータバスを2つに分割し、チップセレクトを含む制御線を並列に接続する。
• 2つの独立した16ビット幅のデータバスへ

各ダイは4、6、8、12、または16ギガビットのメモリを提供し、各チャネルに半分ずつ割り当てられます。したがって、各バンクはデバイスサイズの16分の1になります。これは、適切な数（16K～64K）の16384ビット（2048バイト）の行に編成されます。24ギガビットおよび32ギガビットへの拡張が計画されていますが、行数、行幅、またはバンク数を増やすことで実現するかどうかはまだ決定されていません。    

幅が2倍（4チャンネル）で、チャンネル1ペアあたり最大4個のダイ（パッケージ全体で合計8個のダイ）を搭載した大型パッケージも定義されています。

データは、16回または32回の転送（256ビットまたは512ビット、32バイトまたは64バイト、8サイクルまたは16サイクルのDDR）のバースト単位でアクセスされます。バーストは64ビット境界から開始する必要があります。

クロック周波数が高く、最小バースト長が以前の規格よりも長いため、コマンド/アドレスバスがボトルネックになることなく、制御信号をより高度に多重化できます。LPDDR4 では、制御線とアドレス線を 6 ビットのシングル データ レート CA バスに多重化します。コマンドには 2 クロック サイクルが必要で、アドレスをエンコードする操作 (行のアクティブ化、列の読み出しまたは書き込みなど) には 2 つのコマンドが必要です。たとえば、アイドル状態のチップから読み出しを要求するには、Activate-1、Activate-2、Read、CAS-2 の 4 つのコマンドが必要で、8 クロック サイクルかかります。

チップセレクト線（CS）はアクティブハイです。コマンドの最初のサイクルはチップセレクトがハイであることによって識別され、2番目のサイクルではローになります。

CAS-2コマンドは、データバスを介して転送を実行するすべてのコマンドの後半部分として使用され、下位の列アドレスビットを提供します。

• 読み出しコマンドは、4の倍数である列アドレスから開始する必要があります。メモリに対して、ゼロ以外のC0またはC1アドレスビットを伝えるための仕組みはありません。
• 書き込みコマンドは、16の倍数である列アドレスから開始する必要があります。書き込みコマンドの場合、C2とC3はゼロでなければなりません。
• モードレジスタの読み出しや一部の多目的コマンドの後にはCAS-2コマンドも必要ですが、すべての列ビットはゼロ（低）でなければなりません。

バースト長は、16、32、または読み書き操作のBLビットによって動的に選択できるように設定できます。

8本のデータラインごとに1つのDMI（データマスク/反転）信号が関連付けられており、データ転送中にハイレベルに駆動されるビット数を最小限に抑えるために使用できます。DMI信号がハイレベルの場合、送信側と受信側の両方で他の8ビットが反転されます。1バイトに5つ以上の1ビットが含まれる場合、3本以下のデータラインとともにDMI信号をハイレベルに駆動できます。信号ラインはローレベルで終端されるため、消費電力が削減されます。

（別の使用方法として、DMIを使用して各転送時にトグルするデータラインの数を最大4本に制限することで、クロストークを最小限に抑えることができます。これはメモリコントローラが書き込み時に使用することは可能ですが、メモリデバイスではサポートされていません。）

データバス反転は、読み出しと書き込みで個別に有効にできます。マスク書き込み（別のコマンドコードを持つ）の場合、DMI信号の動作は書き込み反転が有効になっているかどうかに依存します。

• 書き込み時の DBI が無効になっている場合、DMI のハイレベルは、対応するデータバイトを無視して書き込まないことを示します。
• 書き込み時のDBIが有効になっている場合、 DMIの低レベルと5ビット以上のデータがセットされたデータバイトが組み合わさると、そのデータバイトは無視され、書き込まれないことを示します。

LPDDR4には、隣接行への「行ハンマー」によるデータ破損を回避するための「ターゲット行リフレッシュ」機構も備わっている。3つのアクティベート/プリチャージシーケンスからなる特殊なシーケンスによって、デバイス指定のしきい値（リフレッシュサイクルあたり20万～70万回）よりも多くアクティブ化された行が特定される。デバイス内部では、アクティベートコマンドで指定された行ではなく、物理的に隣接する行がリフレッシュされる。^{[ 21 ] [ 20 ]： 153～154}

2019年2月19日、JEDECは低消費電力ダブルデータレート5（LPDDR5）規格であるJESD209-5を公開した。^{[ 26 ]}

サムスンは2018年7月に動作するLPDDR5チップのプロトタイプを開発したと発表した。LPDDR5では以下の変更が導入されている。^{[ 27 ]}

• データ転送速度は ピンあたり6400 Mbit/sに向上しました。
• 差動クロック（3200MHz  、DDR）が使用されています。
• プリフェッチは再び倍増せず、16 nのままです。
• 銀行の数は16に増え、DDR4のような4つの銀行グループに分けられる。
• 省電力改善：^{[ 26 ]}
  • データ転送量を減らすためのデータコピーおよび書き込みX（すべて1またはすべて0）コマンド
  • 動的周波数および電圧スケーリング
• コマンドは1/4速マスタークロック（CK）を使用し、データは必要な場合にのみ有効になるフルスピード書き込みクロック（WCK）および読み出しストローブ（RDQS）信号を使用して転送される新しいクロックアーキテクチャ^{[ 26 ]}
• 1バイトあたり1セットのフルスピードクロック（LPDDR4では16ビットあたり）
• クロックイネーブル（CKE）ピンを廃止し、代わりにCAバス経由のコマンドで低消費電力モードに移行し、チップセレクト信号が次にハイになるまで継続します。

AMD Van Gogh、Intel Tiger Lake、Appleシリコン（M1 Pro、M1 Max、M1 Ultra、M2、A16 Bionic）、Huawei Kirin 9000、Snapdragon 888のメモリコントローラはLPDDR5をサポートしています。

転送速度を2倍にし、マスタークロックを1/4速にすることで、マスタークロックの周波数は同等のLPDDR4クロックの半分になります。コマンド（CA）バスは7ビットに拡張され、コマンドは2倍のデータ転送速度で転送されるため、最終的にコマンドはLPDDR4と同じ速度で送信されます。

Compared to earlier standards, the nomenclature for column addresses has changed. Both LPDDR4 and LPDDR5 allow up to 10 bits of column address, but the names are different. LPDDR4's C0–C9 are renamed B0–B3 and C0–C5. As with LPDDR4, writes must start at a multiple-of-16 address with B0–B3 zero, but reads may request a burst be transferred in a different order by specifying a non-zero value for B3.

As with LPDDR4, to read some data requires 4 commands: two activate commands to select a row, then a CAS and a read command to select a column. Unlike LPDDR4, the CAS command comes before the read or write command. In fact, it is something of a misnomer, in that it does not select a column at all. Instead, its primary function is to prepare the DRAM to synchronize with the imminent start of the high-speed WCK clock. The WS_FS, WS_RD and WS_WR bits select various timings, with the _RD and _WR options optimized for an immediately following read or write command, while the _FS option starts the clock immediately, and may be followed by multiple reads or writes, accessing multiple banks.

CAS also specifies the "write X" option. If the WRX bit is set, writes do not transfer data, but rather fill the burst with all-zeros or all-ones, under the control of the WXS (write-X select) bit. This takes the same amount of time, but saves energy.

In addition to the usual bursts of 16, there are commands for performing double-length bursts of 32. Reads (but not writes) may specify a starting position within the 32-word aligned burst using the C0 and B3 bits.

On 9 July 2025, JEDEC published the JESD209-6, standard for Low Power Double Data Rate 6 (LPDDR6)^[37] with the following changes:

• Speed extension to 10.6–14.4 Gbit/s/pin
• CA bus further narrowed to 4 bits
• Data bus width of 12 bits per channel
• Bursts of 24 transfers × 12 pins = 288 bits:
  • 256 data bits, plus
  • 16 tag/ECC bits stored by array, plus
  • 16 bits for data bus inversion or link ECC, not stored.
• CAMM2 ^{[ 38 ]}