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65 nmプロセスは、量産型CMOS（MOSFET）半導体製造で使用される先進的なリソグラフィノードです。公称65 nmプロセスでは、印刷された線幅（すなわちトランジスタのゲート長）は25 nmまで小さくなる可能性があり、2本の線間のピッチは130 nmを超える場合があります。[ 1 ]
比較のために述べると、細胞内のリボソームは端から端まで約20nmである。バルクシリコン の結晶の格子定数は0.543nmなので、このようなトランジスタは横方向に約100個の原子からなる。2007年9月までに、インテル、AMD、IBM、UMC、チャータードも65nmチップを製造していた。
特徴サイズは65nm以下で描画できるものの、リソグラフィ に使用される光の波長は193nmと248nmです。サブ波長構造の製造には、光近接効果補正や位相シフトマスクなどの特殊なイメージング技術が必要です。これらの技術のコストは、サブ波長半導体製品の製造コストを大幅に増加させ、技術ノードが進歩するごとにコストは指数関数的に増加します。さらに、これらのコストは、最小ピッチで印刷する必要のあるマスク層の増加と、最先端技術で多数の層を印刷することによる歩留まりの低下によってさらに増大します。新しい集積回路設計では、これが試作および生産コストに影響します。
もう一つの重要な寸法であるゲート厚は、わずか1.2 nm（インテル社）まで縮小されています。トランジスタの「スイッチ」部分はわずか数個の原子で絶縁されているため、電荷が流れてしまいます。この望ましくないリーク電流は量子トンネル効果によって引き起こされます。高誘電率ゲート誘電体の新しい化学技術は、基板バイアスや複数のしきい値電圧などの既存の技術と組み合わせることで、リーク電流による電力消費の増大を防ぐ必要があります。
Intel が 2002 年、2004 年、2005 年にIEDMで発表した論文は、トランジスタのサイズが他のフィーチャー寸法（ゲート幅は90 nm から 65 nm テクノロジーへの移行で220 nm から 210 nm にしか変化していない）とともに縮小できなくなったという業界トレンドを示しています。しかし、相互接続（メタルおよびポリピッチ）は縮小し続け、チップ面積とチップコストを削減するとともに、トランジスタ間の距離を短縮し、以前のノードと比較してより複雑で高性能なデバイスを実現しています。Intel の 65 nm プロセスでは、トランジスタ密度は 208 万個のトランジスタ/平方ミリメートル (MTr/mm2) です。[ 2 ]
実際には、このプロセスには2つのバージョンがあります。高性能を重視したCS200と、低消費電力を重視したCS200Aです。