インテル QuickPath インターコネクト

Intel QuickPath Interconnect ( QPI ) ^{[1] [2]は、} Intelが開発したスケーラブルなプロセッサ 相互接続であり、2008年以降、 Xeon、Itanium 、および特定のデスクトッププラットフォームのフロントサイドバス(FSB)に代わるものです。これにより、スケーラビリティと利用可能な帯域幅が向上しました。名前が発表される前、IntelはこれをCommon System Interface ( CSI ) と呼んでいました。^[3] 以前のバージョンはYet Another Protocol (YAP) およびYAP+として知られていました。

QPI 1.1はSandy Bridge-EP（Romleyプラットフォーム）で導入された大幅に改良されたバージョンです。 ^[4]

QPIは、 LGA 3647ソケットベースのSkylake -SP XeonプロセッサではIntel Ultra Path Interconnect (UPI)に置き換えられました。^[5]

QPI は「バス」と呼ばれることもあるが、動的ルーティング機能を備えたスケーラブルな相互接続ファブリックである。2003年頃からAdvanced Micro Devices (AMD)が使用していたHyperTransportに対抗するために設計された。 ^{[6] [7] Intel は、マサチューセッツ マイクロプロセッサ デザイン センター (MMDC) で、Intel が Compaq と HP から買収した}Alpha Development Groupのメンバーによって QPI を開発した。このグループは元々 Digital Equipment Corporation (DEC)から来たものである。 ^[8] その開発は 2004 年にはすでに報告されていた。^[9]

インテルは、2008年11月にインテルCore i7-9xxおよびX58 チップセットでデスクトッププロセッサ向けに初めてこれを提供しました。これは、2009年3月にコード名NehalemのXeonプロセッサで、2010年2月にItaniumプロセッサ（コード名Tukwila）でリリースされました。 ^[10]

これは、2017年にXeon Skylake-SPプラットフォームでIntel Ultra Path Interconnectに置き換えられました。^[11]

QPI は、Intel がQuickPathテクノロジと呼ぶものを実装する、Intel がQuickPath アーキテクチャと呼ぶシステム アーキテクチャの要素です。^[12]シングル プロセッサ マザーボード上の最も単純な形式では、単一の QPI を使用してプロセッサを IO ハブに接続します (例: Intel Core i7 をX58に接続する)。アーキテクチャのより複雑なインスタンスでは、個別の QPI リンク ペアが、マザーボード上のネットワークで 1 つ以上のプロセッサと 1 つ以上の IO ハブまたはルーティング ハブを接続し、すべてのコンポーネントがネットワーク経由で他のコンポーネントにアクセスできるようにします。HyperTransport と同様に、QuickPath アーキテクチャは、プロセッサに統合メモリ コントローラがあることを前提としており、非均一メモリ アクセス(NUMA) アーキテクチャを有効にします。

各 QPI は、2 つの 20 レーン ポイントツーポイント データ リンク (各方向に 1 つずつ (全二重)) で構成され、各方向に個別のクロック ペアがあり、合計 42 の信号があります。各信号は差動ペアであるため、ピンの総数は 84 です。20 のデータ レーンは、それぞれ 5 レーンの 4 つの「象限」に分割されます。転送の基本単位は 80 ビットフリットで、これにはエラー検出用に 8 ビット、リンク層ヘッダー用に 8 ビット、データ用に 64 ビットが含まれます。1 つの 80 ビット フリットは、2 クロック サイクルで転送されます (4 つの 20 ビット転送、クロック ティックごとに 2 回)。QPI 帯域幅は、各方向に 2 クロック サイクルごとに 64 ビット (8 バイト) のデータ転送を計算することによってアドバタイズされます。^[8]

初期の実装では単一の 4 象限リンクが使用されていましたが、QPI 仕様では他の実装も許可されています。各象限は独立して使用できます。高信頼性サーバーでは、QPI リンクは劣化モードで動作できます。20+1 個の信号のうち 1 個以上に障害が発生した場合、インターフェイスは残りの 10+1 個または 5+1 個の信号を使用して動作し、クロックに障害が発生した場合はクロックをデータ信号に再割り当てします。^[8] Nehalem の初期の実装では、完全な 4 象限インターフェイスを使用して 25.6 GB/秒 (6.4GT/秒 × 1 バイト × 4) を達成しました。これは、X48 チップセットで使用される Intel の 1600 MHz FSB の理論上の帯域幅のちょうど 2 倍です。

一部のハイエンド Core i7 プロセッサは QPI を公開していますが、シングルソケット ボード向けのその他の「主流」の Nehalem デスクトップおよびモバイル プロセッサ ( LGA 1156 Core i3、Core i5、Lynnfield / Clarksfieldおよび後継ファミリのその他の Core i7 プロセッサなど) は、マルチソケット システムに参加することを目的としていないため、QPI を外部に公開しません。

しかし、これらのチップでは、メモリコントローラ、CPU側PCI Express 、GPU（存在する場合）を含むチップの一部である「アンコア」と通信するためにQPIが内部的に使用されています。アンコアはCPUコアと同じダイ上にある場合とそうでない場合があります。たとえば、WestmereベースのClarkdale / Arrandaleでは別のダイにあります。^{[13] [14] [15] [16] : 3}

Lynnfield、Clarksfield、Clarkdale、Arrandale 以降の 2009 年以降のシングル ソケット チップでは、従来のノースブリッジ機能がこれらのプロセッサに統合されているため、より低速のDMIおよび PCI Express インターフェイスを介して外部と通信します。

したがって、プロセッサソケットを介して（以前の）フロントサイドバスインターフェースを公開するための費用を負担する必要はありません。^[17]

デスクトップおよびモバイルのSandy Bridgeプロセッサにはコア-アンコアQPIリンクは存在しませんが（たとえばClarkdaleにはありました）、オンダイコア間の内部リング相互接続も、少なくともキャッシュコヒーレンスに関する限り、QPIの原理に基づいています。^{[16] : 10}

同期回路であるQPI は、2.4 GHz、2.93 GHz、3.2 GHz、3.6 GHz、4.0 GHz、または 4.8 GHz のクロック レートで動作します (3.6 GHz と 4.0 GHz の周波数は Sandy Bridge-E/EP プラットフォームで導入され、4.8 GHz は Haswell-E/EP プラットフォームで導入されました)。特定のリンクのクロック レートは、リンクの両端にあるコンポーネントの機能と、プリント回路基板上の信号パスの信号特性によって異なります。エクストリームではない Core i7 9xx プロセッサは、標準のリファレンス クロックで 2.4 GHz の周波数に制限されます。

ビット転送はクロックの立ち上がりエッジと立ち下がりエッジの両方で発生するため、転送速度はクロック速度の 2 倍になります。

Intel は、各 80 ビット フリットの 64 ビット データ ペイロードのみをカウントして、データ スループット (GB/秒) を説明しています。ただし、Intel は、単方向の送信および受信リンク ペアが同時にアクティブになる可能性があるため、結果を 2 倍にします。したがって、Intel は、3.2 GHz クロックの 20 レーン QPI リンク ペア (送信および受信) のデータ レートを 25.6 GB/秒と説明しています。クロック レートが 2.4 GHz の場合、データ レートは 19.2 GB/秒になります。より一般的には、この定義により、2 リンク 20 レーン QPI は、クロック サイクルごとに 8 バイト (各方向に 4 バイト) を転送します。

レートは次のように計算されます。

3.2GHz帯

× 2 ビット/Hz（ダブルデータレート）

× 16(20) (データビット/QPIリンク幅)

× 2（単方向送受信同時動作）

÷ 8 (ビット/バイト)

= 25.6 GB/秒

QPIは、物理層、リンク層、ルーティング層、トランスポート層、プロトコル層が別々に構成された5層アーキテクチャとして規定されています。 ^[1] Core i7-9xxやXeon DPプロセッサなど、転送のないポイントツーポイントQPIのみを目的としたデバイスでは、トランスポート層は存在せず、ルーティング層は最小限です。

物理層

物理層は、実際の配線と差動トランスミッタとレシーバ、および物理層ユニットを送受信する最下位レベルのロジックで構成されます。物理層ユニットは 20 ビットの「フィット」です。物理層は、20 レーンすべてが使用可能な場合は 20 レーンで単一のクロック エッジを使用して 20 ビットの「フィット」を送信し、障害により QPI が再構成された場合は 10 レーンまたは 5 レーンで送信します。データ信号に加えて、クロック信号がトランスミッタからレシーバに転送されることに注意してください (これにより、追加のピンを犠牲にしてクロック回復が簡素化されます)。

リンク層

リンク層は、80 ビットのフリットの送受信を担当します。各フリットは、4 つの 20 ビット フィットとして物理層に送信されます。各フリットには、リンク層送信機によって生成された 8 ビットの CRC と 72 ビットのペイロードが含まれます。リンク層受信機が CRC エラーを検出すると、受信機はペアの戻りリンク上のフリットを介して送信機に通知し、送信機はフリットを再送信します。リンク層は、受信機のバッファがオーバーフローするのを防ぐために、クレジット/デビット方式を使用してフロー制御を実装します。リンク層は、主にキャッシュの一貫性を維持するために、上位層がデータ フリットと非データ メッセージを区別できるように、6 つの異なるメッセージ クラスをサポートします。QuickPath アーキテクチャの複雑な実装では、リンク層は、異なるクラスに対して個別のフローとフロー制御を維持するように構成できます。これがシングル プロセッサおよびデュアル プロセッサの実装に必要か実装されているかは明らかではありません。

ルーティング層

ルーティング レイヤーは、8 ビットのヘッダーと 64 ビットのペイロードで構成される 72 ビットのユニットを送信します。ヘッダーには、宛先とメッセージ タイプが含まれます。ルーティング レイヤーは、ユニットを受信すると、ルーティング テーブルを調べて、ユニットが宛先に到達したかどうかを判断します。到達した場合は、次の上位レイヤーに配信されます。到達しなかった場合は、正しい送信 QPI で送信されます。QPI が 1 つしかないデバイスでは、ルーティング レイヤーは最小限です。より複雑な実装の場合、ルーティング レイヤーのルーティング テーブルはより複雑になり、QPI リンクの障害を回避するために動的に変更されます。

トランスポート層

トランスポート層は、ポイントツーポイント接続のみを目的としたデバイスには不要であり、存在しません。これには Core i7 が含まれます。トランスポート層は、直接接続されていない可能性のある他のデバイス上のピアから QPI ネットワークを介してデータを送受信します (つまり、データは介在デバイスを介してルーティングされている可能性があります)。トランスポート層は、データが完了していることを確認し、完了していない場合はピアに再送信を要求します。

プロトコル層

プロトコル層は、デバイスに代わってパケットを送受信します。典型的なパケットはメモリ キャッシュ行です。プロトコル層は、関連するメッセージを送受信することで、キャッシュの一貫性の維持にも関与します。

• 弾性インターフェースバス
• フロントサイドバス
• ハイパートランスポート
• デバイス帯域幅のリスト
• PCIエクスプレス
• ラピッドIO

• Intel QuickPath インターコネクトの紹介
• Intel QuickPath インターコネクトの概要 (2014 年 2 月 2 日にWayback Machineにアーカイブ) (PDF)
• Intel の Nehalem CPU について知っておくべきこと、Ars Technica、2008 年 4 月 9 日、Jon Stokes 著
• Nehalem マイクロアーキテクチャの初見: QPI バス 2016-05-14 にWayback Machineでアーカイブ、2008 年 11 月 2 日、Ilya Gavrichenkov 著
• 共通システム インターフェース: Intel の将来の相互接続、2007 年 8 月 28 日、David Kanter 著