パワーゲーティング

パワー ゲーティングは、使用されていない回路ブロックへの電流を遮断することで消費電力を削減するために集積回路設計で使用される手法です。スタンバイ電力やリーク電力を削減することに加えて、パワー ゲーティングにはIddq テストを可能にするという利点もあります。

パワー ゲーティングは、クロック ゲーティングよりも設計アーキテクチャに影響します。パワー ゲーティング モードは安全に開始および終了する必要があるため、時間遅延が増加します。低電力モードでのリーク電力節約量と、低電力モードを開始および終了するためのエネルギー消費量の間には、アーキテクチャ上のトレードオフが存在します。ブロックのシャットダウンは、ソフトウェアまたはハードウェアのいずれかで実行できます。ドライバー ソフトウェアは、電源オフ操作をスケジュールできます。ハードウェア タイマーを利用できます。専用の電源管理コントローラーも別のオプションです。

外部で切り替える電源は、長期的なリーク電力の削減を実現する非常に基本的な形式のパワー ゲーティングです。短時間ブロックをシャットオフするには、内部パワー ゲーティングの方が適しています。回路に電力を供給するCMOSスイッチは、パワー ゲーティング コントローラによって制御されます。パワー ゲーティング ブロックの出力はゆっくりと放電します。そのため、出力電圧レベルは、しきい値電圧レベルでより長い時間を過ごします。これにより、短絡電流が大きくなる可能性があります。

パワー ゲーティングでは、低リークPMOS トランジスタをヘッダー スイッチとして使用し、スタンバイ モードまたはスリープ モードにある設計の一部への電源供給を遮断します。NMOSフッター スイッチもスリープ トランジスタとして使用できます。スリープ トランジスタを挿入すると、チップの電源ネットワークが、電源に接続された永続的な電源ネットワークと、セルを駆動してオフにできる仮想電源ネットワークに分割されます。

通常、高しきい値電圧 (V _th )スリープ トランジスタは、マルチしきい値 CMOS (MTCMOS)とも呼ばれる技術でパワー ゲーティングに使用されます。スリープ トランジスタのサイズは重要な設計パラメータです。

この複雑な電源ネットワークの品質は、パワー ゲーティング設計の成功にとって非常に重要です。最も重要なパラメータは、IR ドロップと、シリコン領域およびルーティング リソースのペナルティの 2 つです。パワー ゲーティングは、セル ベースまたはクラスター ベース (または細粒度) のアプローチ、または分散型の粗粒度アプローチを使用して実装できます。

パワーゲーティングの実装には、タイミングクロージャの実装に関する追加の考慮事項があります。この方法論を正常に実装するには、次のパラメータを考慮し、その値を慎重に選択する必要があります。^{[1] [2]}

1. パワー ゲート サイズ: パワー ゲート サイズは、任意の時点でのスイッチング電流の量に対応できるように選択する必要があります。ゲートは、ゲートによる測定可能な電圧 (IR) 降下がないように大きくする必要があります。経験則として、ゲート サイズはスイッチング キャパシタンスの約 3 倍になるように選択します。設計者は、ヘッダー (P-MOS) ゲートまたはフッター (N-MOS) ゲートを選択することもできます。通常、フッター ゲートは、同じスイッチング電流に対して面積が小さくなる傾向があります。動的電力解析ツールは、スイッチング電流を正確に測定し、パワー ゲートのサイズを予測することもできます。
2. ゲート制御スルーレート: パワーゲーティングでは、これはパワーゲーティングの効率を決定する重要なパラメータです。スルーレートが大きいと、回路のスイッチオフとスイッチオンに時間がかかり、パワーゲーティングの効率に影響を与える可能性があります。スルーレートは、ゲート制御信号をバッファリングすることで制御されます。
3. 同時スイッチング容量: この重要な制約は、電力ネットワークの整合性に影響を与えずに同時にスイッチングできる回路の量を指します。大量の回路が同時に切り替えると、結果として生じる「突入電流」によって電力ネットワークの整合性が損なわれる可能性があります。これを防ぐには、回路を段階的にスイッチングする必要があります。
4. パワーゲートのリーク: パワーゲートはアクティブトランジスタで構成されているため、リークの削減は電力節約を最大化するための重要な考慮事項です。

オフにするすべてのセルにスリープ トランジスタを追加すると、面積が大きくなります。また、すべてのセル クラスターの電力を個別にゲーティングすると、クラスター間の電圧変動によってタイミングの問題が生じ、解決が困難になります。細粒度のパワー ゲーティングでは、スイッチング トランジスタを標準セル ロジックの一部としてカプセル化します。スイッチング トランジスタは、ライブラリ IP ベンダーまたは標準セル設計者によって設計されます。通常、これらのセル設計は通常の標準セル ルールに準拠しており、実装のために EDA ツールで簡単に処理できます。

ゲート制御のサイズは、回路がクロック サイクルごとに切り替わる必要があり、面積に多大な影響が出る最悪のシナリオを考慮して設計されています。最近の設計の一部では、細粒度のパワー ゲーティングを選択的に実装していますが、これは低 V _thセルに対してのみです。テクノロジで複数の V _{thライブラリが許可されている場合は、設計での低 V th}デバイスの使用は最小限 (20%) であるため、面積への影響を減らすことができます。低 V _thセルでパワー ゲートを使用する場合、次のステージが高 V th セルであれば出力を分離する必要があります。そうしないと、パワー ゲーティングによって出力が不明な状態になったときに、隣接する高 V _thセルにリークが発生する _可能性があります。

ゲート制御のスルー レート制約は、制御信号用のバッファ配布ツリーによって実現されます。バッファは、高 V _thセルで設計された常時オン バッファ (ゲート制御信号のないバッファ) のセットから選択する必要があります。セルがオフになるタイミングと別のセルがオフになるタイミングの固有の違いにより、スイッチオンとスイッチオフの間の突入電流が最小限に抑えられます。

通常、ゲーティング トランジスタは高 V _thデバイスとして設計されます。粗粒度のパワー ゲーティングは、スイッチング アクティビティが低いパワー ゲーティング セルを最適化することで、さらなる柔軟性を提供します。リークの最適化は粗粒度レベルで実行し、低リーク セルを高リーク セルと交換する必要があります。細粒度のパワー ゲーティングは、最大 10 倍のリーク削減を実現する優れた方法です。このタイプの電力削減は、複数の V _th最適化だけでは電力削減要件が満たされない場合に魅力的な手法となります。

粗粒度のアプローチでは、共有仮想電源ネットワークを通じてセルをローカルに駆動するグリッド スタイルのスリープ トランジスタを実装します。このアプローチは、セル ベースまたはクラスター ベースの実装よりも、PVT 変動の影響を受けにくく、IR ドロップ変動が少なく、エリア オーバーヘッドが小さくなります。粗粒度のパワー ゲーティングでは、パワー ゲーティング トランジスタは標準セルではなく、電力分配ネットワークの一部です。

粗粒度構造を実装する方法は 2 つあります。

1. リングベース: 電源ゲートは、オフにされるモジュールの周囲にリング状に配置されます。特殊なコーナー セルを使用して、コーナーで電源信号を回転させます。
2. 列ベース: パワー ゲートはモジュール内に挿入され、セルは列の形で互いに隣接しています。グローバル パワーは金属の上層にあり、スイッチ パワーは下層にあります。

ゲートのサイズは、特定の時点におけるモジュールの全体的なスイッチング電流によって決まります。どの時点でも回路の一部のみが切り替わるため、パワー ゲートのサイズは細粒度のスイッチに比べて小さくなります。ワースト ケース ベクトルを使用した動的電力シミュレーションにより、モジュールのワースト ケースのスイッチングを決定し、サイズを決定できます。IR ドロップも解析に考慮に入れることができます。同時スイッチング容量は、粗粒度のパワー ゲーティング実装での主要な考慮事項です。同時スイッチングを制限するために、ゲート制御バッファをデイジー チェーン接続し、特別なカウンターを使用してスイッチのブロックを選択的にオンにすることができます。

絶縁セルは、短絡電流を防止するために使用されます。名前が示すように、これらのセルは、常時オンのブロックからパワー ゲート ブロックを分離します。絶縁セルは、入力がしきい値電圧レベルにあるときに短絡電流が低くなるように特別に設計されています。絶縁制御信号は、パワー ゲーティング コントローラによって提供されます。スイッチング モジュールの信号の絶縁は、設計の整合性を維持するために不可欠です。通常、単純な OR または AND ロジックは、出力絶縁デバイスとして機能します。実際には、モジュールがシャットダウンする前に状態を保持するために、複数の状態保持方式が利用可能です。最も単純な手法は、モジュールをシャットダウンする前にレジスタ値をメモリにスキャン アウトすることです。モジュールがウェイクアップすると、値はメモリからスキャン バックされます。

パワー ゲーティングを使用する場合、システムは、データを RAM にスキャン アウトし、システムが再起動したときにそれをスキャン インするなど、何らかの形式の状態保持を必要とします。重要なアプリケーションでは、メモリ状態をセル内に維持する必要があり、そのためにはテーブルにビットを格納するための保持フロップが必要です。これにより、ウェイクアップ時にビットを非常に迅速に復元できます。保持レジスタは、パワー ゲーティング ブロックのメイン レジスタのデータを保持するために使用される、特殊な低リーク フリップフロップです。したがって、パワー ダウン モード中のブロックの内部状態を保持し、ブロックが再起動したときにそのデータをロードし直すことができます。保持レジスタは常に電源が投入されています。保持戦略は設計によって異なります。パワー ゲーティング コントローラは、パワー ゲーティング ブロックの現在の内容をいつ保存し、いつそれを復元するかなどの保持メカニズムを制御します。

• 動的電圧スケーリング
• パワーランプ
• 電力ネットワーク設計（IC）
• 自律的な周辺操作

• Chiou, De-Shiuan、Chen, Shih-Hsin、Yeh, Chingwei (2006)。「タイミング駆動型パワーゲーティング」。第 43 回設計自動化年次会議の議事録。ACM 設計自動化特別興味グループ: 121–124。
• 「パワーゲーティング」。