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遅延計算とは、集積回路設計において、単一の論理ゲートとそれに接続された配線のゲート遅延を計算するために使用される用語です。対照的に、静的タイミング解析では、遅延計算を使用して各ゲートと配線の遅延を判定し、パス全体の遅延を計算します。
ゲート自体の遅延計算にはさまざまな方法があります。選択は主に、必要な速度と精度によって決まります。
- SPICEなどの回路シミュレーターを使用することもできます。これは最も正確ですが、最も遅い方法です。
- 2次元テーブル[1]は、論理合成、配置配線などのアプリケーションでよく使用されます。これらのテーブルは、出力負荷と入力スロープを受け取り、回路遅延と出力スロープを生成します。テーブルの値は通常、特性評価または標準セル特性評価と呼ばれる手順で回路シミュレータを使用して計算されます。ルックアップテーブルを保存するための一般的なファイル形式は、Liberty [2] [3]形式です。
- K 係数モデルと呼ばれる非常に単純なモデルが使用されることがあります。これは、遅延を定数と負荷容量のk倍として近似します。
- 遅延計算言語[4]またはDCLと呼ばれるより複雑なモデルは、遅延値が必要なときにいつでもユーザー定義プログラムを呼び出します。これにより、任意の複雑なモデルを表現できますが、重大なソフトウェアエンジニアリングの問題が発生します。
- 論理的努力は、ゲートのサイズを考慮し、解析的に扱いやすい単純な遅延計算を提供します。
同様に、ワイヤの遅延を計算する方法も多数あります。ワイヤの遅延は通常、宛先ごとに異なります。精度を高める (速度を下げる) ために、最も一般的な方法は次のとおりです。
- 集中 C。配線容量全体がゲート出力に適用され、配線自体の遅延は無視されます。
- エルモア遅延[5]は単純な近似値であり、計算速度が重要だが配線自体の遅延を無視できない場合によく使用されます。これは、配線セグメントの R 値と C 値を使用して単純な計算を行います。各配線セグメントの遅延は、そのセグメントの R に下流の C を掛けた値です。次に、すべての遅延をルートから合計します。(これは、ネットワークがツリー構造であると仮定しており、チップ内のほとんどのネットに当てはまります。この場合、エルモア遅延は、2 回のツリー トラバーサルで O(N) の時間で計算できます。ネットワークがツリー構造でない場合も、エルモア遅延は計算できますが、行列計算が必要になります。[6] )
- モーメントマッチングは、より洗練された解析手法です。これは、時間領域で複数のモーメントをマッチングするか、周波数領域で適切な有理近似値（パデ近似値）を見つけるかのいずれかと考えることができます。（これらは非常に密接に関連しています。ラプラス変換 を参照してください。）また、これは、時間領域で最初のモーメントをマッチングする（または周波数領域で 1 極近似値を計算する - これらは同等である）エルモア遅延の一般化と考えることもできます。この手法が最初に使用された AWE [7]では、明示的なモーメントマッチングが使用されました。PRIMA [8]や PVLなどの新しい手法では、クリロフ部分空間に基づく暗黙的なモーメントマッチングが使用されています。これらの手法はエルモアよりも低速ですが、より正確です。回路シミュレーションと比較すると、高速ですが、精度は劣ります。
- SPICEなどの回路シミュレーターを使用することもできます。これは通常、最も正確ですが、最も遅い方法です。
- 上記で定義した DCL は、相互接続とゲート遅延に使用できます。
多くの場合、ゲートの計算とその出力に接続されたすべての配線を組み合わせることが理にかなっています。この組み合わせは、ステージ遅延と呼ばれることがよくあります。
ワイヤまたはゲートの遅延は、近くのコンポーネントの動作によっても左右されることがあります。これは、信号整合性チェック中に分析される主な影響の 1 つです。
デジタル設計における遅延計算
セミカスタム デジタル設計のコンテキストでは、事前に特性化されたデジタル情報は、前述の 2D ルックアップ テーブル (LUT) の形式で抽象化されることがよくあります。セミカスタム設計方法の背後にある考え方は、事前に構築およびテストされたコンポーネントのブロックを使用して、たとえばチップなどのより大きなものを構築することです。
このコンテキストでは、ブロックはNAND、OR、AND などの論理ゲートです。実際には、これらのゲートはトランジスタで構成されますが、セミカスタム エンジニアは、タイミング アークと呼ばれる入力ピンから出力ピンまでの遅延情報のみを認識します。2D テーブルは、2 つの独立した変数 (通常は入力での信号の変化率と出力ピンでの負荷) に関するゲートの遅延の変動を表します。これらの 2 つの変数は、設計用語ではスルーと負荷と呼ばれます。
静的タイミング解析エンジンは、まず個々のセルの遅延を計算し、それらを連結してさらに解析を行います。
統計的遅延計算
チップの寸法が小さくなるにつれて、ゲートと配線の両方の遅延を決定論的な量ではなく統計的な推定値として扱う必要があるかもしれません。ゲートの場合、これにはライブラリ形式の拡張が必要です。配線の場合、配線遅延の平均と分布を計算できる方法が必要です。どちらの場合も、しきい値電圧や金属の厚さなどの基礎となる変数への依存性を捉えることが重要です。これらの変数は、近くのコンポーネントの遅延間の相関関係につながるためです。初期の例については、 [9]を参照してください。
参照
参考文献
- ^ E.-Y. Chung、B.-H. Joo、Y.-K. Lee、K.-H. Kim、S.-H. Lee、「サブミクロン ASIC テクノロジ向けの高度な遅延解析方法」、Proc. IEEE 5th Int. ASIC Conf. 1992、pp. 471-474。
- ^ 「Libertyファイル形式、講義スライド」（PDF） 。 2022年12月15日閲覧。
- ^ 「Liberty ユーザーガイドおよびリファレンスマニュアル」(PDF) 。 2022年12月15日時点のオリジナル(PDF)からアーカイブ。2022年12月15日閲覧。
- ^ DCLを含むIEEE標準
- ^ *WC Elmore、「広帯域増幅器に特に焦点を当てた減衰線形ネットワークの過渡応答」、Journal of Applied Physics、1948 年 1 月、第 19 巻、第 1 号、pp. 55-63。
- ^ 各コンデンサを同じ値の電流源に置き換え、ルートを接地すると、各ノードの DC 電圧は数値的にエルモア遅延 (最初の時間領域モーメント) に等しくなります。この定式化は、ネットワークがツリー構造であるかどうかに関係なく機能します。詳細については、以下の AWE に関する論文を参照してください。
- ^ *Pillage, LT; Rohrer, RA, タイミング解析のための漸近波形評価
- ^ *Odabasioglu, A.; Celik, M.; Pileggi, LT, PRIMA: パッシブ低次元相互接続マクロモデリングアルゴリズム、 IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems、第 17 巻、第 8 号、1998 年 8 月、645 - 654 ページ
- ^ Ying Liu; Pileggi, LT; Strojwas, AJ、(1999) 変分解析を含む RC(L) 相互接続のモデル次数削減、第 36 回設計自動化会議の議事録、1999 年 6 月 21 ～ 25 日、pp. 201 - 206