高レベル合成

高位合成（HLS）は、C合成、電子システムレベル（ESL）合成、アルゴリズム合成、またはビヘイビア合成とも呼ばれ、デジタルシステムの抽象的な動作仕様を受け取り、その動作を実現するレジスタ転送レベルの構造を見つける自動設計プロセスです。^{[ 1 ] [ 2 ] [ 3 ]}

合成は、問題の高レベル仕様から始まります。この仕様では、動作は一般的にクロックレベルのタイミングなどの低レベルの回路メカニズムから切り離されます。初期の HLS ではさまざまな入力仕様言語が検討されましたが、^{[ 4 ]}最近の調査や商用アプリケーションでは、一般的にANSI C / C++ / SystemC / MATLABの合成可能なサブセットが受け入れられています。コードは分析され、アーキテクチャ的に制約され、トランザクションレベルモデル(TLM)からハードウェア記述言語(HDL) のレジスタ転送レベル(RTL) 設計にトランスコンパイルするようにスケジュールされます。これは、論理合成ツールを使用してゲートレベルに合成されるのが一般的です。

HLSの目標は、設計アーキテクチャの最適化をより適切に制御できるようにし、設計者がより高い抽象度で設計を記述し、ツールがRTL実装を行うという性質を通じて、ハードウェア設計者が効率的にハードウェアを構築および検証できるようにすることです。RTLの検証は、このプロセスの重要な部分です。^{[ 5 ]}

ハードウェアは、さまざまな抽象度レベルで設計できます。一般的に使用される抽象度レベルは、ゲートレベル、レジスタ転送レベル（RTL）、およびアルゴリズムレベルです。

論理合成では設計の RTL 記述を使用するのに対し、高レベル合成では SystemC や ANSI C/C++ などの高レベル言語によるアルゴリズム記述から始めて、より高いレベルの抽象化で動作します。設計者は通常、モジュール機能と相互接続プロトコルを開発します。高レベル合成ツールはマイクロアーキテクチャを処理し、タイミングのない、または部分的にタイミングのある機能コードを完全なタイミングの RTL 実装に変換し、ハードウェア実装のサイクルごとの詳細を自動的に作成します。^{[ 6 ]}その後、(RTL) 実装は従来の論理合成フローで直接使用され、ゲートレベルの実装が作成されます。

初期の学術研究では、高位合成の基本ステップとしてスケジューリング、割り当て、バインディングが抽出された。スケジューリングは、有限状態機械の状態を定義するために使用される制御ステップにアルゴリズムを分割する。各制御ステップには、ハードウェアで1クロックサイクルで実行できるアルゴリズムの小さなセクションが含まれる。割り当てとバインディングは、命令と変数をデータパスのハードウェアコンポーネント、マルチプレクサ、レジスタ、ワイヤにマッピングする。

第一世代のビヘイビア合成は、 1994 年にSynopsysによってBehavioral Compiler ^{[ 7 ]}として導入され、入力言語としてVerilogまたはVHDLを使用しました。使用された抽象化レベルは、部分的にタイミングが設定された (クロックが設定された) プロセスでした。ビヘイビア Verilog または VHDL に基づくツールは、言語も部分的にタイミングが設定された抽象化も高レベルでのビヘイビアのモデリングに適していなかったため、広く採用されませんでした。10 年後の 2004 年初頭、Synopsys はBehavioral Compiler のサポートを終了しました。^{[ 8 ]}

Forte Design Systems社は、VerilogやVHDLではなくSystemCを入力言語として使用するCynthesizerツールを発表しました。日本にはSystemCの成熟したユーザーコミュニティが存在していたため、2000年には多くの日本企業がCynthesizerを採用しました。2001年にはソニーがCynthesizerを用いて初の高レベル合成テープアウトを実現しました。米国での本格的な採用は2008年に始まりました。

2006年に、制御フローグラフとデータフローグラフ上で効率的かつスケーラブルな「SDCモジュロスケジューリング」手法が開発され^{[ 9 ]}、後にパイプラインスケジューリングに拡張されました^{[ 10 ]}。この手法は整数線形計画法の定式化を使用します。しかし、基となる制約行列は（リソース制約を近似した後）完全にユニモジュラーであることを示しています。したがって、この問題は、多項式時間で線形計画ソルバーを使用して最適に多項式時間で解決できます。この研究は、2022年のFPGAおよび再構成可能コンピューティング殿堂入りを果たしました^{[ 11 ]。}

SDCスケジューリングアルゴリズムは、UCLAで開発されたxPilot HLSシステム^{[ 12 ]に実装され[ 13 ]}、その後UCLAのスピンオフ企業であるAutoESL Design Technologiesにライセンス供与されました。AutoESLは2011年にXilinx（現在はAMDの一部）に買収され^{[ 11 ]}、AutoESLが開発したHLSツールは、FPGA設計に広く使用されているXilinx HLSソリューションであるVivado HLSとVitis HLSの基盤となりました。

高位合成で最も一般的な入力ソースは、ANSI C / C++、SystemC、MATLABなどの標準言語に基づいています。

高位合成では、通常、入力としてビット精度の実行可能仕様も含まれます。これは、効率的なハードウェア実装を導出するには、許容可能な平均二乗誤差やビット誤り率などに関する追加情報が必要となるためです。たとえば、設計者が「double」浮動小数点型を使用して記述された FIR フィルタから始めると、効率的なハードウェア実装を導出する前に、数値的な改良を実行して固定小数点実装に到達する必要があります。この改良には、許容できる量子化ノイズのレベル、有効な入力範囲などに関する追加情報が必要です。このビット精度仕様により、高位合成ソース仕様は機能的に完全になります。^{[ 14 ]} 通常、ツールは高位コードから算術演算を実行する有限状態機械とデータパスを推論します。

高位合成プロセスは、多数のアクティビティから構成されます。さまざまな高位合成ツールは、異なるアルゴリズムを使用して、これらのアクティビティを異なる順序で実行します。一部の高位合成ツールは、これらのアクティビティの一部を組み合わせたり、反復的に実行したりして、目的のソリューションに収束させます。^{[ 15 ]}

• 語彙処理
• アルゴリズム最適化
• 制御／データフロー分析
• ライブラリ処理
• リソース割り当て
• スケジュール
• 機能単位結合
• レジスタバインディング
• 出力処理
• 入力の再束ね

一般的に、アルゴリズムは、少ないハードウェアリソースで多くのクロックサイクルにわたって実行することも、より多くのALU、レジスタ、メモリを使用してより少ないクロックサイクルで実行することもできます。同様に、1つのアルゴリズム記述から、HLSコンパイラはツールに与えられた指示に従って、さまざまなハードウェアマイクロアーキテクチャを生成できます。これは、同じクロック周波数で動作するものの、性能が異なる従来のプロセッサで特定のプログラムを実行する場合に見られる、実行速度とハードウェアの複雑さのトレードオフと同じです。

最近の調査で報告されたデータ^{[ 17 ]}

• EPFL / ETHチューリッヒのDynamatic
• MATLAB HDLコーダーMathworks ^{[ 19 ]}より
• CircuitSutra TechnologiesのHLS-QSP ^{[ 20 ]}
• Cadence Design Systems社のC-to-Silicon
• 並行EDAによる並行アクセラレーション
• Synopsys社製Symphony Cコンパイラ
• PLDAのQuickPlay ^{[ 21 ]}
• ChipVisionのPowerOpt ^{[ 22 ]}
• Forte Design Systems社製シンセサイザー（現在はCadence Design Systems社のStratus HLS ）
• Catapult Cは Calypto Design Systems 製で、 2015 年 9 月 16 日にMentor Graphicsの一部となりました。2016 年 11 月、シーメンスは Mentor Graphics の買収計画を発表し、Mentor Graphics は「Mentor, a Siemens Business」という名称になりました。2021 年 1 月、Mentor Graphics とシーメンスの法的合併が完了し、Siemens Industry Software Inc という法人に統合されました。Mentor Graphics の名称は、Siemens Digital Industries Softwareの一部門である Siemens EDA に変更されました。^{[ 23 ]}
• パイプラインC
• NECのCyber​​WorkBench ^{[ 24 ]}
• メガハードウェア^{[ 25 ]}
• CebaTechのC2R ^{[ 26 ]}
• Impulse Accelerated Technologiesの共同開発者
• ニコラオス・カヴァディアスによる HercuLeS ^{[ 27 ]}
• Synfora社のProgram In/Code Out（PICO）は、2010年6月にSynopsys社に買収されました^{[ 28 ]。}
• カリフォルニア大学ロサンゼルス校のxPilot ^{[ 29 ]}
• vsyn.ru の Vsyn ^{[ 30 ]}
• SynFlowのngDesign ^{[ 31 ]}

• CからHDLへ
• 電子設計自動化（EDA）
• 電子システムレベル（ESL）
• 論理合成
• 高レベル検証（HLV）
• SystemVerilog
• ハードウェアアクセラレーション
• ハードウェア／ソフトウェアの協調設計

• Cong, Jason; Lau, Jason; Liu, Gai; Neuendorffer, Stephen; Pan, Peichen; Vissers, Kees; Zhang, Zhiru (2022年12月31日). "FPGA HLSの現状：成功、課題、機会". ACM Transactions on Reconfigurable Technology and Systems . 15 (4): 1– 42. doi : 10.1145/3530775 .
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