高レベルの検証

高レベル検証( HLV ) または電子システムレベル( ESL )検証は、高抽象レベルで ESL 設計を検証するタスクです。つまり、レジスタ転送レベル(RTL) 抽象レベルより上のハードウェアを表すモデルを検証するタスクです。高レベル合成(HLS または C 合成) の場合、HLV と HLS の関係は、機能検証と論理合成の関係と同じです。

電子デジタル ハードウェア設計は、ゲート レベルの低レベル抽象化からレジスタ転送レベル(RTL)へと進化しており、RTL より上の抽象化レベルは一般に高レベル、ESL、または動作/アルゴリズム レベルと呼ばれます。

高位合成では、ANSI C/C++/SystemC コードの動作/アルゴリズム設計が RTL に合成され、その後、論理合成によってゲート レベルに合成されます。機能検証は、RTL またはゲート レベルの設計が仕様に準拠していることを確認するタスクです。論理合成が成熟するにつれて、ほとんどの機能検証はより高い抽象度、つまり RTL レベルで行われるようになり、RTL 記述からゲート ネットリストへの変換プロセスにおける論理合成ツールの正確性は、今日ではそれほど問題になりません。

高位合成はまだ新興技術であるため、高位検証には現在2つの重要な開発分野がある。

1. 変換プロセスにおいてHLSが正しいことを検証する、つまり、通常は形式手法を通じて、HLSの前後の設計が同等であることを検証する
2. 通常はロジックシミュレーションを通じて、ANSI C/C++/SystemC コードの設計が仕様に準拠していることを確認します。

• 正式なソリューション: RTL設計に対して高レベルモデルを検証する
• シミュレーションソリューション: インテリジェントな刺激生成、コードおよび機能カバレッジ、時間アサーションチェッカー

• アクセレラ
• 電子システムレベル（ESL）
• 形式検証
• プロパティ仕様言語(PSL)
• システムC
• システムVerilog
• トランザクションレベルモデリング(TLM)

• 1800-2005 — IEEE 標準 System Verilog—統一ハードウェア設計、仕様、検証言語。2005 年。doi :10.1109/ IEEESTD.2005.97972。ISBN 0-7381-4810-5。
• アクセレラ PSL v1.1 LRM、アクセレラ
• 「OCP プロパティ チェック用のネイティブ SystemC アサーション」www.nascug.org
• 「TLM2.0 コンプライアンスのチェック、なぜ面倒なの？」 www.nascug.org

• Accellera (旧 OSCI、Open SystemC Initiative)