逐次近似型ADC

逐次近似型ADC（またはSAR ADC ）は、連続アナログ波形から各サンプルをデジタル化するアナログ-デジタル変換器（ADC）の一種で、可能なすべての量子化レベルをバイナリサーチすることで実現されます。

SAR ADCは、 1940年代にベル研究所で実験的なパルス符号変調（PCM）に初めて使用されました。1954年、バーナード・ゴードンは、毎秒50,000個の11ビットサンプルを変換する最初の商用真空管SAR ADCを発表しました。^{[ 1 ]}

ドラマーとレイは、デジタル電圧計に適用されたアルゴリズムについて説明した。^{[ 2 ]} この論文はADC集積回路より前のものだが、二分探索による意思決定について説明している。

逐次近似型アナログ・デジタル変換回路は、一般的に4つの主要なサブ回路から構成される。

1. 入力電圧Vを_取得するサンプルホールド回路。
2. _入力電圧Vとデジタル-アナログ変換器（DAC）の出力を比較するアナログ電圧コンパレータ。
3. 比較器の結果によって更新される逐次近似レジスタであり、反復処理ごとに精度が向上するデジタルコードをDACに提供する。
4. DACは、_{基準電圧Vref} （ ADCのフルスケール範囲に対応）に対する相対的なアナログ電圧をコンパレータに供給し、SARのデジタルコードに比例する。

逐次近似レジスタは、最上位ビット（MSB）に1、下位ビットに0を設定して初期化されます。レジスタのコードはDACに入力され、DACはデジタルコードのアナログ等価物（初期値は1/2 Vref ）をコンパレータに供給し、サンプリングされた入力電圧と比較します。このアナログ電圧がVinを超えると_、コンパレータ_はSARのこのビットをリセットします。そうでない場合は、ビットは1のままです。次に次のビットが1に設定され、同じテストが実行され、SARのすべてのビットがテストされるまでこのバイナリサーチが続きます。結果として得られるコードは、サンプリングされた入力電圧のデジタル近似出力です。

n^番目の反復 におけるアルゴリズムの目的は、入力電圧を基準電圧に対して1/2 ⁿの精度で近似的にデジタル化することです。これを数学的に示すために、正規化された入力電圧はV _in = xV _refとすることで[ −1 , 1 ]内のxとして表されます。アルゴリズムは、初期近似値x ₀ = 0から開始し、各反復iで次の近似値を生成します。 

i^番目の近似値: x _i = x _{i −1} − sgn ( x _{i −1} − x ) / 2 ⁱ

ここで、バイナリ符号関数sgnは、前の反復の近似値x _i-1と正規化された入力電圧xの比較を数学的に表す。$${\displaystyle sgn(x_{i-1}-x)={\begin{cases}+1&{\text{if }}x_{i-1}\geq x,\\-1&{\text{if }}x_{i-1}<x.\end{cases}}}$$数学的帰納法を用いると、 n^番目の反復の近似値は理論的に次の精度に制限されることがわかる。| x n ₋ x | ≤ 1 / 2 ⁿ。

例

例 1:アナログ入力を 9 ビットデジタルに変換する手順を、逐次近似法を用いて 5  V から 0  V までのすべての電圧について 0.1  V 刻みで示します。基準電圧は 5  V なので、入力電圧も 5  V のときはすべてのビットがセットされます。電圧が 4.9 V まで低下すると、最下位ビットの一部のみがクリアされます。入力が基準電圧の半分である 2.5 V になるまで、最上位ビット (MSB) はセットされたままになります。 

各ビットに割り当てられたバイナリ重みは、最上位ビット（MSB）から順に、2.5、1.25、0.625、0.3125、0.15625、0.078125、0.0390625、0.01953125、0.009765625です。これらをすべて合計すると4.990234375となり、これはバイナリ111111111、つまり5より1つ少ない最下位ビット（LSB）を意味します。

アナログ入力が内部DAC出力と比較される際、実際には2.5Vから始まる各バイナリ重みと比較され、その 結果として重みを保持するかクリアするかが決定されます。次に、前の結果に次の重みを加算し、再度比較するという手順を、すべてのビットとその重みが入力と比較されるまで繰り返すことで、アナログ入力を表すバイナリ数値である結果が得られます。

例2： 4ビット逐次比較型ADCの動作を以下に示します。MSBは初期値として1に設定され、残りの桁は0に設定されます。入力電圧がレジスタに格納されている値よりも低い場合、次のクロックサイクルで、レジスタは図の緑色の線に沿って値を変更します。入力電圧が高い場合、次のクロックサイクルで、レジスタは図の赤色の線に沿って値を変更します。2nボルトの範囲で動作するこのタイプのADCの簡略化された構造は、アルゴリズム^として表現できます。

1. レジスタを初期化する際、最上位ビットを1に設定し、その他の値をすべて0に設定します。
2. n^番目のクロックサイクルにおいて、電圧がレジスタ内の数値のデジタル等価電圧よりも高い場合、左から(n+1)^{番目の桁が1に設定されます。電圧がデジタル等価電圧よりも低い場合、左からn番目の}桁が0に設定され、次の桁が1に設定されます。変換を実行するには、NビットADCは初期状態を除いて、このようなクロックサイクルをN回必要とします。

逐次近似型ADCの動作原理

ADCの出力値をグリッド状に配置し、縦軸を電圧に対応させた構成図。これは0Vから15Vまでの入力電圧を測定する4ビットADCである。

入力電圧10.4Vが供給される、以前に確立された構成。

入力電圧9.4Vが供給される、既に確立された構成。

逐次近似型ADCは、図に示すように、まず各デジタル出力を対応する範囲に均等に割り当てることで説明することもできます。このアルゴリズムは、電圧範囲を基本的に2つの領域に分割し、入力電圧がどちらの領域に属するかをチェックしていることがわかります。後続のステップでは、以前に識別された領域をさらに2つに分割し、識別を続けます。これは、考えられるすべてのデジタル表現の選択肢が尽きるまで繰り返され、最終的に1つのデジタル表現のみに対応する識別された領域が残ります。

MOSトランジスタのみを使用したこのアプローチの最も初期の説明の1つは、「容量性電荷再分配A/Dコンバータ」である。^{[ 8 ]}

これは、 2 のべき乗のサイズの個別に切り替えられるコンデンサのアレイと、最小のコンデンサの追加複製で構成される電荷​​スケーリングDACを使用し、 Nビットに対して合計N + 1個のコンデンサを使用します。 ^{[ 9 ]}したがって、最大の容量がCの場合、アレイの合計容量は2Cになります。スイッチド キャパシタ アレイは、サンプル アンド ホールド要素と DAC の両方として機能します。電荷を再分配すると、正味電圧が調整され、コンパレータの負の入力 (正の入力は常に接地されています) に入力され、次の手順を使用してバイナリ サーチが実行されます。^{[ 10 ] [ 11 ]}

1. 放電：コンデンサが放電されます。コンパレータのオフセット電圧まで放電することで、オフセットが自動的にキャンセルされます。
2. サンプリング: コンデンサは入力信号V _inに切り替えられます。短いサンプリング期間の後、コンデンサはそれぞれの容量にV _{in を}掛けた値（およびそれぞれのオフセット電圧を引いた値）に等しい電荷を保持するため、アレイ全体で2 C · V _inの電荷が保持されます。
3. ホールド: 次にコンデンサが接地されます。これにより、コンパレータの負入力に− V _inの電圧が供給されます。
4. 変換：実際の変換プロセスは、各反復で以下の手順で進行します。まず、最大のコンデンサをMSBのテストコンデンサとして使用し、次に、下位ビットごとに、次に小さいコンデンサを順番にテストします。
   1. 再分配: 現在のテストコンデンサはV _refに切り替えられます。テストコンデンサはアレイの残りの部分と電荷分圧器を形成し、その比率はコンデンサの相対的なサイズに依存します。最初の反復では、比率は1 :1なので、コンパレータの負の入力は− V _in + V _ref ⁄ 2^{になります。i番目の}反復では、比率は1:2 ^{i −1}になるので、この再分配ステップのi^番目の反復では、電圧にV _ref ⁄ 2 ^{i が}実質的に加算されます。
   2. 比較：コンパレータの出力は、現在のテストコンデンサに対するビットの値を決定します。最初の反復では、V _{in が}V _ref ⁄ 2より大きい場合、コンパレータはデジタル 1 を出力し、そうでない場合はデジタル 0 を出力します。
   3. 更新スイッチ: デジタル 1 の結果は、以降の反復処理で現在のテストコンデンサをV _refに接続したままにしますが、デジタル 0 の結果はコンデンサを接地に戻します。したがって、各i^{番目の反復処理では、コンパレータの負の入力電圧に}V _ref ⁄ 2 ⁱを追加する場合と追加しない場合があります。たとえば、最初の反復処理の終了時の電圧は− V _in + MSB· V _ref ⁄ 2になります。
5. 変換終了: すべてのコンデンサが同じ方法でテストされた後、コンパレータの負の入力電圧は、（DACの分解能を考慮して）コンパレータのオフセット電圧に可能な限り近い値に収束します。

較正

高精度（10ビット以上）を実現するには、コンデンサの校正が必要です。Crystal Semiconductor社のCS5015は、電源投入時に自己校正されます。特許には、この発明と校正技術が記載されています。^{[ 12 ]}

• 量子化ノイズ
• デジタル-アナログ変換器

• CMOS回路設計、レイアウト、シミュレーション、第3版；RJ ベイカー著；Wiley-IEEE；1208ページ；2010年；ISBN 978-0-470-88132-3
• データ変換ハンドブック；アナログ・デバイセズ；ニューネス；976ページ；2004年；ISBN 978-0750678414

• SAR ADCの理解：そのアーキテクチャと他のADCとの比較- Maxim
• アプリケーションに最適なA/Dコンバータをお選びください- TI