ナショナルセミコンダクター PACE

ナショナル セミコンダクターの IPC-16A PACE は、「Processing and Control Element」の略で、1974 年後半に発表された最初の商用シングルチップ16 ビット マイクロプロセッサでした。 ^{[1]これは、1973 年初頭の 5 チップ}IMP-16アーキテクチャのシングルチップ実装であり、これはData General Novaミニコンピュータに触発されたものでした。基本的な IMP-16 に、PACE は新しい動作モードである「バイト モード」を追加しました。これは、 ASCIIテキストなどの8 ビットデータの操作に便利でした。

当時一般的だったようにpMOSで実装されたPACE には、3 つの電源電圧と、内部ロジックを駆動するのに十分な信号を持つ外部クロックが必要でした。これは通常、STE チップによって供給されました。ほとんどの PACE システムでは、BTE チップがより高い内部電圧信号をシステムの他の部分で使用されるTTLレベルに変換する必要もありました。多重化されたアドレス ピンとデータ ピンにも追加のロジックが必要でした。

ナショナル セミコンダクターはシグネティクスおよびロックウェル セミコンダクターとセカンド ソース契約を結んでいたが、どちらの会社も PACE の設計を生産しなかった。PACE の後継として INS8900 が発売された。これは同じアーキテクチャだがnMOSで実装されていた。このバージョンでは電気的なインターフェイスが容易になり、PACE ロジックのバグもいくつか修正され、速度が約 50% 向上した。^[2]このバージョンが発売された頃には、より高性能な 16 ビット CPU が登場しており、同社はこのラインの販売に力を入れなくなっていった。

PACE は、当初はセラミック製の40 ピンデュアル インライン パッケージ(DIP) でパッケージ化されていました。pMOSロジックをベースとしていたため、PACE シリーズには、+5V (V _SS、ピン 20)、+8V (V _BB、ピン 23)、およびグランド レベルとして -12V (V _{GG 、ピン 29) の 3 つの電源電圧が必要でした。+8V レベルは通常、+5V ラインから供給される単純な電子機器を使用して供給され、}電源の複雑さが軽減されました。

チップは通常、システムタイミングエレメント（STE）チップを使用して外部の750ナノ秒クロック（1.33 MHz）で駆動され、必要な信号強度の信号を生成します。^[2]これらの信号は外部デバイスでも使用されるため、クロック信号はTTLレベルの+5Vであり、ほとんどのピンが+8Vでした。^[3]

外部信号は+8Vで供給されるため、TTLレベルで動作する一般的なデバイスとシステムをインターフェースすることは簡単ではありませんでした。このため、PACEを使用するシステムには通常、双方向トランシーバエレメント（BTE）が含まれていました。これはPACEと連動してTTL電圧でバス信号の完全なセットを生成し、SRAMなどのほとんどの現代のデバイスと簡単にインターフェースするために使用できました。^[4]

16ビットのアドレスとデータを40ピンDIPに収めるために、同じ16ピンセットを多重化し、アドレスの表示とデータの読み取りと書き込みを別々のサイクルで実行しました。これにより、メインメモリなどの外部デバイスがサイクル間でアドレスをラッチする必要がありました。 ^[5]

ナショナル セミコンダクターの IMP-16 は、データ ジェネラルの Novaにヒントを得たものですが、ISA にいくつかの小さな違いがありました。その 1 つが、ユーザーがアクセスできる 4 つの 16 ビットプロセッサ レジスタの処理です。Nova では、最初の 2 つのレジスタは汎用アキュムレータであり、ほとんどの基本的な算術演算と論理演算に使用されていましたが、次の 2 つはオペランドとして使用したり、インデックス レジスタとして使用したりできました。IMP-16 はこのモデルを踏襲しましたが、^[6] PACE では、最初のアキュムレータ AC0 のみで動作するようにいくつかの命令が変更されました。^[2]

オリジナルの Nova はハードウェアにスタックを実装していませんでしたが、1975 年以降の Nova 3 モデルではスタックが追加されました。PACE は、命令に遭遇すると自動的に増分および減分される隠しスタック ポインターを使用して、異なるスタイルのスタックを実装しましたPUSH。プログラム カウンター (PC) は、サブルーチンの呼び出しPULLと戻り時に自動的にスタックにプッシュまたはプルされます。追加の命令により、4 つのレジスタとステータスおよび制御フラグ レジスタもプッシュおよびプルできます。^[7]

PACE には、スタックの最上位値を保持する 16 ビットの内部ロケーションが 10 個あります。PACE のユニークな機能は、スタックがほぼいっぱいになって別のプッシュが試行された後、またはプルが試行された後にスタックが空になった後に、割り込みが生成されることです。これは通常、スタックからメイン メモリに、またはスタックからメイン メモリに一部またはすべての値をコピーする割り込み ハンドラコードを呼び出すために使用されます。これにより、内部スタック レジスタを、より大きなメモリ ベースのスタックのキャッシュのように使用できます。^[7]

ステータスおよび制御フラグ レジスタも 16 ビット幅でした。ビット 0 と 15 は両方とも 1 に設定され、通常は使用されませんが、残りの 14 ビットはアクティブに使用されます。これには、加算の結果がキャリーになったことを示す CRY、オーバーフローした場合の OVF、シフトおよび回転命令中にビットをシフトする必要があることを示す LINK などの一般的なフラグが含まれます。^[7] LINK は通常、ほとんどのマイクロコンピュータ CPU 設計でキャリー フラグを使用して処理されますが、2 つの別々のフラグを持つことは、使用可能なステータス ビットが十分にあるミニコンピュータではより一般的です。これは、一般的なシーケンスである一連のシフト/回転および加算命令中に 2 つを個別に追跡できるためです。通常 1 である IN EN フラグは、割り込みを有効または無効にします。^{[8] IMP-16 にはない PACE の独自の機能の 1 つに、BYTE フラグがあります。これがオンになっていると、データは 16 ビット ワードではなく 8 ビット ワードでアクセスされます。これにより、} ASCIIテキストなどの 8 ビット データの処理が容易になります。^[8]

SCF の残りのビットは、ほとんどがチップの外側のピンに直接マッピングされています。ビット 1 から 5 は IE1 から IE5 のフラグで、割り込みを優先度順に制御するために使用されます。IE1 はスタック オーバーフロー/アンダーフローの場合にのみ設定されます。他の 4 つは、個々の割り込みラインを無効にするために使用できます。または、より一般的には、外部デバイスが割り込みを実行するかどうかを決定するために使用する 0 から 15 のバイナリ値を生成します。たとえば、これらのフラグの値が 5 になる場合、割り込み値が 5 以下 (1 が最高優先度) のデバイスはそれを表現できますが、より低い優先度 (たとえば 7) を呼び出すデバイスはそれを保持するように指示されます。^[8]

同様に、SCFフラグF11からF14は、外部デバイスを直接制御するための出力として使用されます。たとえば、デバイス6がバス上にデータを提示する必要があることを示すために使用される場合があります。これは、前述の分割ベースページに128バイトの内部バッファをマッピングすることによって行われます。^[8]

当時のほとんどのマイクロコンピュータ設計とは対照的に、PACE は可変長命令を使用せず、すべての命令は 16 ビットを使用していました。16 ビットのワードは、命令フォーマットの一連のビット フィールドに分割されました。上位 6 ビット (10 から 15) はオペコードを保持し、ビット 8 (R は相対) と 9 (X はインデックス) はアドレッシング モードを示します。命令の残りの 8 ビットは通常、8 ビットのアドレスを保持します。^[9]これは、任意のメモリ位置を直接指定できないことを意味しており、8 ビットの値から必要な 16 ビット アドレスを構築するためにいくつかの異なるシステムが使用されました。43 の命令と 45 のオペコードがあり、LDとにそれぞれ 2 つのオペコードがありましたST(以下を参照)。^[10]

X が 0 のとき、アドレス ビットはメモリ内の直接アドレスを表します。R も 0 に設定されている場合、アドレスはベース ページ内、^[a]通常はメモリの最初の 256 バイトです。R を 1 に、X を 0 に設定すると、残りの 8 ビットが PC からのオフセットとして使用されます。X ビットを 1 に設定すると、インデックス レジスタの値に加えて 8 ビットが使用され、R が 0 の場合は AC2 の値が追加され、1 の場合は代わりに AC3 が使用されます。^[9]

通常、ベースページはメモリの最初の 256 バイトですが、ピンBPSがアサートされると、ベースページが最初の 128 バイトと最後の 128 バイトに分割されます。^[9]このアイデアは、外部デバイスをこれらの高メモリ位置にマップし、バス上のアドレスを調べて上位 9 ビットがすべて 1 かどうかを確認することで、書き込みと読み取りを簡単に監視できるというものでした。奇妙なことに、の設定を変更するための命令はなくBPS、代わりにほとんどのシステムではピンをステータスピンの 1 つに接続し、ステータス変更命令を使用してそれを制御しました。^[11]

PACE の間接アドレッシングは限定されており、主にレジスタとメモリ間で値をロードおよび保存する命令LDとST命令によってサポートされていました。間接アドレッシングを示すには、アドレッシング指示ビットを使用するのではなく、別のオペコードを使用します。使用する場合、アドレスは通常どおりに構築され、8 つのアドレス ビットがベース ページまたは PC に追加されます。次に、そのメモリ位置の 16 ビット値を読み取り、そのアドレスからロードまたはストアします。X フラグと組み合わせると、指定されたインデックス レジスタから 8 ビットのオフセットが最初に加算または減算されます。^[12]

間接アドレッシングのもう1つの使用者ISZはとでしたDSZ。これらはメモリ内の値を増分または減分し、ループを実装するためによく使用され、ループの制御変数がコードブロックの外側にある可能性があるため、間接アドレッシングが一般的でした。これらの命令のもう1つの興味深い機能は、（どのアドレッシングモードでも）値がゼロに変更されると、SKip命令が呼び出されることです。これにより、追加のテストなしでループを終了できました。通常、ループの最後の命令はJMPループの先頭に戻りますが、値が0に達すると自動的にSKそれを通過してJMP続行されます。^[13]

このスタイルのループ制御はミニコンピュータでは一般的ですが、マイクロコンピュータの設計ではそうではありません。専用マイクロでは、この種の操作は通常、ループインデックスを特定の値（この場合はゼロ）と比較し、条件が満たされない場合は先頭に戻るという複数の命令で実行されます。PACE 固有のスキップオンゼロは、別のテストを回避することでループのパフォーマンスを高速化するミニの一般的な機能でした。適切でない場合は、インクリメントまたはデクリメントでオフセットをゼロに設定して、この機能のトリガーを回避できます。^[13]

1970年代初頭の半導体製造の継続的な改善により、 NMOSロジックコンセプト、つまりnMOSが導入されました。このタイプのロジックには、内部トランジスタがpMOSのように基板層に大きな電圧を必要としないという大きな利点があります。実際的には、これはnMOSプロセッサが3つではなく2つの入力電圧で動作できることを意味し、正電源を+5Vに設定できるため、TTL回路とのインターフェイスが非常に簡単になります。^[14]

ナショナル セミコンダクターは、この技術を利用して nMOS の PACE を再設計し、INS8900 を作成した。新しいバージョンでは、元のチップ レイアウトの大部分が保持されているが、当然のことながら、一部の電源ピンの入力が変更されている。元の +5V V _{SS は}接地 (GND) になり、V _{BB は}-8 から +8V に変更され、以前の -12V V _{GG は+12V V DD}になった。理由は不明であるが、他の 2 つのピンは機能は変更されていないが名前が変更されている。CLK は V _CCになり、NCLK は CLKX になった。^[3]

使用上の最も重要な変更点は、さまざまな信号ピンが TTL 電圧で動作するようになり、メモリなどの外部システムと直接通信できるようになったことです。この変更では、共有データ/アドレス バス上のアドレスをラッチしなければならないという問題は解決されませんでしたが、そのようなラッチがはるかに簡単になりました。比較的複雑な BTE チップを必要とする代わりに、このタスクは一般的な TTL コンポーネントで実行できるようになりましたが、ナショナル セミコンダクターは、この目的のために独自の INS8208 と INS8212 を提案しました。^[15] バスは、バスがアドレス モードかデータ モードかを示す制御信号をバッファリングする単一の INS8208、各バッファリング 8 ビット データ用の 2 つの INS8208、および各ラッチリング 8 ビット アドレス用の 2 つの INS8212 で実装できるようになりました。^[16]

nMOSの低負荷化によって可能になったもう1つの変化は、クロック信号がそれほど多くの電力を必要としなくなったことです。これによりSTEが不要になり、多くのメーカーから入手可能な適切な水晶と単一の7404インバータで置き換えることができました。 ^[16]外部クロックはもはや高電力ではなくなったため、必要なクロック入力は以前のNCLK（現在はCLKXと改名）の1つだけで済みました。以前の第2フェーズはCPU上で生成されました。これらの変更により、システムをより高速で実行できるようにもなり、2MHzの水晶が推奨され、PACEの1.33からかなり高速になりました。これにより、命令時間が8〜20マイクロ秒に改善されました。^[2]

その他の変更には、PACE で見つかった問題に対するいくつかの修正が含まれていました。これらの中で注目すべきは、スタックがいっぱいになったときにトリガーされる割り込みに関する問題です。PACE では、これは適切に機能しませんでした。割り込みが NIR3 または NIR5 とまったく同時に到着した場合、間違った割り込みコードが 2 番ではなく 0 番の場所から呼び出されます。ナショナル セミコンダクターは、この機能を使用しないか、両方の場所に同じアドレスを配置して常に同じコードが呼び出されるようにし、実際に何が起こったかを判断することを提案しました。^[17]レベル 0 の割り込みが他の割り込みの 12 サイクル以内に発生した場合にも同様の問題があり、間違ったコードが呼び出されました。^[18]これらの問題はすべて 8900 で解決されました。^[17]

PACE は当時としては比較的高速なクロック速度で動作していたが、命令セットアーキテクチャ(ISA) はマイクロコードを使用して実装されており、多重化バスはメモリアクセスごとに 2 サイクルを必要とした。その結果、典型的な命令の完了には約 12 ～ 30 マイクロ秒かかり、Intel 8080などの当時の 8 ビットプロセッサとほぼ同じ速度となった。^{[2]それでも、たとえば}浮動小数点ライブラリで大きなデータを扱う場合には、単一の命令で 1 回の操作で 2 倍のデータを処理できるため、依然として有利であった。^[4]

• IPC-16A PACE、National Semiconductor データシート、Bitsavers (2018-01-06)
• アブラモビッツ、ボブ、エンガー、ジャニス、イングラハム、カーティス、ジェイコブソン、スザンナ、マクガイア、パトリック (1981)。『Osborne 16 ビット マイクロプロセッサ ハンドブック』。Osborne/McGraw-Hill。ISBN 0-931988-43-8。