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ドミノロジックは、 CMOSベースのダイナミックロジック技術の進化形であり、ダイナミックロジックゲートをスタティックCMOSインバータにカスケード接続したものです。[2]この用語は、ドミノロジックでは、ドミノが次々に倒れるのと同じように、各ステージが次のステージに波及して評価が行われるという事実に由来しています。ドミノロジックは、カスケードがクロックやその他の手段によって中断されるカスケード問題に対する他のソリューションとは対照的です。
ドミノロジックは回路を高速化するために開発され、早期カスケード問題を解決するために、通常はドミノステージ間に静的CMOSインバータを挿入して、さらにカスケード接続された動的ロジックゲートの早期放電を回避します。[3]ドミノロジックはレールツーレールのロジックスイングを可能にし、出力を電源電圧からグランド電圧に切り替えることができます。
動的ロジック
ダイナミックロジックは、パフォーマンスを高速化するためにクロック信号を含む点でスタティックロジックとは異なります。CMOSダイナミックロジックゲートでは、クロックがオフのときにゲート出力が電源電圧にプリチャージされ（「プリチャージ」フェーズ）、次にクロックがオンのときにプルダウンネットワーク内の関連するNMOSトランジスタをドレインすることで正しいロジック状態に評価されます（「評価」フェーズ）。[2]
しかし、ダイナミックロジックゲートをカスケード接続すると、問題が発生します。最初のゲートのプリチャージ「1」状態により、最初のゲートが正しい状態に達する前に、2番目のゲートが早期に放電する可能性があります。これにより、2番目のゲートのプリチャージが消費され、次のクロックサイクルまで回復できないため、このエラーから回復することはできません。[4]
ドミノ論理演算
動的ロジックゲートをカスケード接続するための 1 つのソリューションは、ステージ間に通常の静的インバータを挿入するドミノ ロジックです。多段ドミノ ロジックのカスケード構造では、各ステージの評価が次のステージに波及し、ドミノが次々に倒れるのと同じように評価されます。評価されると、次のプリチャージ フェーズが始まるまでノードの状態は「1」に戻ることができません。[3]
インバータを挿入するとダイナミック ロジックの目的が失われるように見えるかもしれませんが、インバータにはpFETがあるため(ダイナミック ロジックの主な目的の 1 つは、速度の観点から、可能な限りpFET を避けることです)、インバータがうまく機能する 2 つの理由があります。まず、複数の pFET へのファンアウトはありません。ダイナミック ゲートは 1 つのインバータに接続するだけなので、ゲートは依然として非常に高速です。さらに、ダイナミック ロジック ゲートではインバータが nFET のみに接続するので、これも非常に高速です。次に、インバータの pFET は、一部のタイプのロジック ゲートよりも小さくすることができます。[5]
ドミノロジックの変更
電荷共有はドミノ ロジックの信号整合性に問題を引き起こす可能性があります。評価フェーズでは、出力に隣接するオン状態の NMOS トランジスタが出力ノードから不要な放電を引き起こす可能性があります。これを修正するには、キーパー トランジスタを使用できます。このキーパー トランジスタは、ゲートがインバータ出力に接続され、ソースが電源に接続され、ドレインがインバータ入力に接続された PMOS トランジスタです。キーパー トランジスタは、動的ノードが "1" 状態にあるはずのときに常に動的ノードを電源に接続し、電荷共有にもかかわらず出力が正しく復元されるようにします。[6]
ドミノロジックのもう1つの問題は、非反転特性である。つまり、出力に反転がないゲート（NANDゲートやNORゲートではなく、ANDゲートやORゲートなど）しか実装できない。この特性を修正するために、ドミノロジックのいくつかのバリエーションは差動またはデュアルレールの性質を持ち、反転入力と非反転入力を使用してロジック関数とその逆を実装する。これらのバリエーションには、ノイズを減衰させるためのクロスカップルドpFETも含まれる。[2]
従来のドミノ論理回路は「フット付き」、つまりグラウンドレールに接続されたクロックによって制御される NMOS トランジスタを備えています。しかし、一部のドミノ論理回路は「フットレス」です。つまり、このトランジスタがないため、電力リークが大きくなる代わりに速度が向上します。[7]
参照
参考文献
- ^ Sharma, Ankita; Rao, Divyanshu; Mohan, Ravi (2016 年 12 月). 「CMOS でのドミノ ロジック回路の設計と実装」(PDF) . Journal of Network Communications and Emerging Technologies . 6 (12): 14–17.
- ^ abc Srivastava, P.; Pua, A.; Welch, L. (1998). 「ドミノ論理回路の設計における問題」.第 8 回 Great Lakes シンポジウム VLSI の議事録 (Cat. No.98TB100222) . IEEE Comput. Soc. pp. 108–112. doi :10.1109/GLSV.1998.665208. ISBN 978-0-8186-8409-8. S2CID 45670900。
- ^ ab Natarajan, Suriyaprakash; Gupta, Sandeep K.; Breuer, Melvin A. (2001). Proceedings International Test Conference 2001 (Cat. No.01CH37260). Vol. 13. IEEE. pp. 367–376. doi :10.1109/test.2001.966628. ISBN 0-7803-7169-0。
- ^ Knepper, RW 「5. ダイナミックロジック回路」。SC571 VLSI 設計原則。ボストン大学。
- ^ WO 2000/076068、Abdel-Hafeez、S. & Ranjan、N.、「4相クロック方式のためのシングルレールドミノロジック」、2000年発行
- ^ Garg, Sandeep; Gupta, Tarun Kumar (2018-08-01). 「CMOS を使用したディープサブミクロン技術による低電力ドミノロジック回路」.工学科学技術. 21 (4): 625–638. doi : 10.1016/j.jestch.2018.06.013 . ISSN 2215-0986.
- ^ Angeline, A. Anita; Bhaaskaran, VS Kanchana (2022-04-01). 「ドミノロジックキーパー回路設計テクニック：レビュー」。Journal of the Institution of Engineers (インド): Series B . 103 (2): 669–679. doi :10.1007/s40031-021-00668-5. ISSN 2250-2114. S2CID 256342548.
一般的な参考文献
- Wu, Chung-Yu; Cheng, Kuo-Hsing; Wan, Jinn-Shyan (1993 年 1 月)。「新しいレースフリー 4 相 CMOS ロジックの分析と設計」IEEE Journal of Solid-State Circuits . 28 (1): 18–25. Bibcode :1993IJSSC..28...18C. doi :10.1109/4.179199.
- Krambeck, RH ; Lee, CM; Law, HF (1982 年 6 月)。「CMOS による高速コンパクト回路」。IEEE Journal of Solid-State Circuits。17 ( 3 ): 614–9。Bibcode :1982IJSSC..17..614K。doi :10.1109/JSSC.1982.1051786。
外部リンク
- Domino Logic、ボストン大学。2016 年 3 月 4 日にWayback Machineにアーカイブされました。
- ダイナミックロジック、ポール・デモーン。