再構成可能なコンピューティング

再構成可能なコンピューティングとは、フィールド プログラマブル ゲート アレイ(FPGA)などの柔軟なハードウェア プラットフォームで処理することにより、ソフトウェアの柔軟性とハードウェアの高性能を組み合わせたコンピュータ アーキテクチャです。通常のマイクロプロセッサを使用する場合との主な違いは、FPGA を使用してカスタム計算ブロックを追加できることです。一方、カスタム ハードウェア、つまり特定用途向け集積回路(ASIC) との主な違いは、再構成可能なファブリックに新しい回路を「ロード」することで実行時にハードウェアを適応させ、新しいチップを製造して既存のシステムに追加することなく、新しい計算ブロックを提供できることです。

再構成可能なコンピューティングの概念は、ジェラルド・エストリンの論文が標準プロセッサと一連の「再構成可能な」ハードウェアで構成されたコンピュータの概念を提案した1960年代から存在していました。^{[1] [2]}メインプロセッサは再構成可能なハードウェアの動作を制御します。再構成可能なハードウェアは、画像処理やパターンマッチングなどの特定のタスクを、専用ハードウェアと同じくらい速く実行するように調整されます。タスクが完了すると、ハードウェアは他のタスクを実行するように調整できます。これにより、ソフトウェアの柔軟性とハードウェアの速度を組み合わせたハイブリッドコンピュータ構造が生まれました。

1980年代から1990年代にかけて、この研究分野は復興を遂げ、産業界や学術界で開発された再構成可能なアーキテクチャが数多く提案されました。^[3] Copacobana、Matrix、GARP、^[4] Elixent、NGEN、^[5] Polyp、^[6] MereGen、^[7] PACT XPP、Silicon Hive、Montium、Pleiades、Morphosys、PiCoGAなどです。^[8]このような設計は、複雑な設計を1つのチップに実装できるシリコン技術の絶え間ない進歩により実現可能になりました。これらの超並列再構成可能コンピュータの一部は、主に分子進化、神経または画像処理などの特殊なサブドメイン向けに構築されました。世界初の商用再構成可能コンピュータであるアルゴトロニクスCHS2X4は1991年に完成しました。商業的には成功しませんでしたが、将来性は十分あったため、ザイリンクス（フィールドプログラマブルゲートアレイ、FPGAの発明者）がその技術を購入し、アルゴトロニクスのスタッフを雇いました。 [ ^9]その後のマシンでは、MereGenによる遺伝子コードの自発的な空間的自己組織化など、科学的原理の最初の実証が可能になりました。^[10]

再構成可能なコンピューティングマシンパラダイムの基本モデルであるデータストリームベースのアンチマシンは、ニック・トレデニックによるコンピューティングパラダイムの分類体系に示されているように、以前に紹介された他のマシンパラダイムとの違いによってよく説明されています（「表1：ニック・トレデニックのパラダイム分類体系」を参照）。^[11]

コンピュータ科学者のライナー・ハルテンシュタインは、再構成可能コンピューティングを反マシンの観点から説明しており、彼によれば、これはより従来的なフォン・ノイマン・マシンからの根本的なパラダイムシフトを表しています。^[12]ハルテンシュタインはこれを再構成可能コンピューティングのパラドックスと呼んでおり、ソフトウェアからコンフィグウェア（ソフトウェアからFPGA）への移行により、最大 4 桁以上の速度向上と、最大ほぼ 4 桁の電力消費削減が報告されていますが、FPGA の技術的パラメータはゴードン・ムーアの曲線より約 4 桁遅れており、クロック周波数はマイクロプロセッサよりも大幅に低いです。このパラドックスは、フォン・ノイマン症候群によって部分的に説明されます。

高性能再構成可能コンピューティング(HPRC) は、フィールド プログラマブル ゲート アレイなどの再構成可能なコンピューティング ベースのアクセラレータと CPU またはマルチコアプロセッサを組み合わせたコンピュータ アーキテクチャです。

FPGA 内のロジックの増加により、より大規模で複雑なアルゴリズムを FPGA にプログラムできるようになりました。このような FPGA をPCI Expressなどの高速バスを介して最新の CPU に接続することで、構成可能なロジックが周辺機器ではなくコプロセッサのように動作できるようになりました。これにより、再構成可能なコンピューティングが高性能コンピューティングの領域に導入されました。

さらに、FPGA 上でアルゴリズムを複製したり、複数の FPGA を使用したりすることで、再構成可能なSIMDシステムを作成できるようになりました。このシステムでは、複数の計算デバイスが異なるデータに対して同時に操作することができ、高度な並列コンピューティングが実現します。

この異種システム技術は、コンピューティング研究、特にスーパーコンピューティングで使用されています。^[13] 2008年の論文では、4桁以上の高速化と最大でほぼ4桁の省エネが報告されています。^[14] 一部のスーパーコンピュータ企業は、アクセラレータとしてFPGAを含む異種処理ブロックを提供しています。^[要出典] 研究分野の1つは、このような異種システムで得られるツインパラダイムプログラミングツールフローの生産性です。^[15]

米国国立科学財団には高性能再構成可能コンピューティングセンター（CHREC）がある。^[16 ] 2011年4月には第4回メニーコアおよび再構成可能スーパーコンピューティング会議がヨーロッパで開催されました。^[17]

IBMがFPGAをIBM Powerマイクロプロセッサに統合すると発表したことにより、商用の高性能再構成可能コンピューティングシステムが登場し始めている。^[18]

部分的な再構成とは、再構成可能なハードウェア回路の一部を変更し、他の部分は以前の構成を維持するプロセスです。フィールド プログラマブル ゲート アレイは、部分的な再構成のサポートとしてよく使用されます。

電子ハードウェアは、ソフトウェアと同様に、サブコンポーネントを作成し、次にそれをインスタンス化する上位レベルのコンポーネントを作成することによって、モジュール式に設計できます。多くの場合、FPGA が動作している間に、これらのサブコンポーネントの 1 つまたは複数を交換できると便利です。

通常、FPGA を再構成するには、外部コントローラが設計を FPGA に再ロードする間、FPGA をリセット状態に保持する必要があります。部分再構成により、FPGA 上または FPGA 外のコントローラが部分設計を再構成可能モジュールにロードしている間も、設計の重要な部分は動作を継続できます。部分再構成は、設計間で変更される部分設計のみを保存することで、複数の設計のスペースを節約するためにも使用できます。^[19]

部分的な再構成が役立つ一般的な例としては、通信デバイスが挙げられます。デバイスが複数の接続を制御しており、そのうちのいくつかに暗号化が必要な場合、コントローラ全体を停止せずに異なる暗号化コアをロードできると便利です。

部分的な再構成は、すべての FPGA でサポートされているわけではありません。モジュール設計を重視した特別なソフトウェア フローが必要です。通常、設計モジュールは FPGA 内の明確に定義された境界に沿って構築されるため、設計を内部ハードウェアに特別にマッピングする必要があります。

設計の機能性から、部分再構成は2つのグループに分けられる。^[20]

• 動的部分再構成(アクティブ部分再構成とも呼ばれる) では、FPGA の残りの部分がまだ実行されている間にデバイスの一部を変更できます。
• 静的部分再構成- 再構成プロセス中はデバイスはアクティブではありません。部分データが FPGA に送信されている間、デバイスの残りの部分は停止し (シャットダウン モード)、構成が完了した後に起動されます。

手頃な価格のFPGAボードの登場により、学生や愛好家のプロジェクトでは、ビンテージコンピュータを再現したり、より斬新なアーキテクチャを実装したりすることが求められています。^{[21] [22] [23]このようなプロジェクトは再構成可能なハードウェア（FPGA）を使用して構築されており、一部のデバイスでは、単一の再構成可能なハードウェア（} C-One ）を使用して複数のビンテージコンピュータのエミュレーションをサポートしています。

完全に FPGA ベースのコンピュータは、コスト最適化コードブレーカーおよびアナライザーである COPACOBANA とその後継である RIVYERA です。ドイツのボッフム大学とキール大学の COPACOBANA プロジェクトからスピンオフした企業であるSciEngines GmbHは、完全に FPGA ベースのコンピュータの開発を続けています。

Mitrionics は、単一割り当て言語を使用して記述されたソフトウェアを FPGA ベースのコンピュータでコンパイルおよび実行できるようにする SDK を開発しました。Mitrion-C ソフトウェア言語と Mitrion プロセッサにより、ソフトウェア開発者は、グラフィカル プロセッシング ユニット (「GPU」)、セル ベース プロセッサ、並列処理ユニット (「PPU」)、マルチコア CPU、従来のシングルコア CPU クラスタなどの他のコンピューティング テクノロジと同じ方法で、FPGA ベースのコンピュータでアプリケーションを記述および実行できます。(廃業)

National Instruments は、CompactRIOと呼ばれるハイブリッド組み込みコンピューティング システムを開発しました。これは、ユーザーによるプログラムが可能な FPGA を収容する再構成可能なシャーシ、ホットスワップ可能な I/O モジュール、確定的な通信と処理のためのリアルタイム コントローラ、および迅速な RT と FPGA プログラミングのためのグラフィカルな LabVIEW ソフトウェアで構成されています。

Xilinx は、 FPGA デバイスの部分的な再構成として、モジュール ベースと差分ベースの 2 つのスタイルを開発しました。モジュール ベースの部分的な再構成では、設計の個別のモジュール部分を再構成できますが、差分ベースの部分的な再構成は、設計に小さな変更が加えられた場合に使用できます。

Intel ^{[24]は、Stratix V [25]}などの28nmデバイスと20nm Arria 10デバイス^[26]上でFPGAデバイスの部分再構成をサポートしています。Arria 10用のIntel FPGA部分再構成フローは、Quartus Prime Proソフトウェアの階層的設計手法に基づいており、ユーザーはFPGAの物理パーティションを作成し、実行時に再構成^[27]しながら、残りの設計は引き続き動作します。Quartus Prime Proソフトウェアは、階層的部分再構成と部分再構成のシミュレーションもサポートしています。

再構成可能なアーキテクチャの分類は新興分野であるため、新しいアーキテクチャが開発されるにつれて、現在も開発と改良が進められており、現在までに統一的な分類法は提案されていません。ただし、いくつかの繰り返しパラメータを使用して、これらのシステムを分類できます。

再構成可能ロジックの粒度は、マッピング ツールによって処理される最小の機能ユニット (構成可能ロジック ブロック、CLB) のサイズとして定義されます。粒度が高い (細粒度とも呼ばれる) ということは、多くの場合、アルゴリズムをハードウェアに実装する際の柔軟性が高いことを意味します。ただし、計算ごとに必要な配線量が増えるため、電力、面積、遅延が増加するというペナルティがあります。細粒度アーキテクチャはビット レベルの操作レベルで動作しますが、粗粒度処理要素 (再構成可能データパス ユニット、rDPU) は、標準データ パス アプリケーション向けに最適化されています。粗粒度アーキテクチャの欠点の 1 つは、粒度が提供するよりも小さな計算を実行する必要がある場合、使用率とパフォーマンスの一部が失われる傾向があることです。たとえば、1 ビットのアドオンの場合、4 ビット幅の機能ユニットでは 3 ビットが無駄になります。この問題は、粗粒度アレイ (再構成可能なデータパスアレイ、rDPA) とFPGA を同じチップ上に配置することで解決できます。

粗粒度アーキテクチャ ( rDPA ) は、ワード幅データ パス (rDPU) を必要とするアルゴリズムの実装を目的としています。その機能ブロックは大規模な計算用に最適化されており、通常はワード幅の算術論理ユニット(ALU) で構成されているため、相互接続された小さな機能ユニットのセットよりも高速かつ電力効率よく計算を実行します。これは、接続ワイヤが短いためワイヤ容量が少なくなり、設計が高速かつ低電力になるためです。計算ブロックが大きいと、オペランドのサイズがアルゴリズムと一致しない場合にリソースが効率的に使用されない可能性があります。実行されるアプリケーションのタイプは事前にわかっている場合が多く、ロジック、メモリ、およびルーティング リソースを調整してデバイスのパフォーマンスを向上させながら、将来の適応のために一定レベルの柔軟性を確保できます。この例としては、柔軟性を低下させることで、より汎用的で細粒度のFPGA の同類製品よりも電力、面積、スループットの点で優れたパフォーマンスを得ることを目的としたドメイン固有のアレイがあります。

これらの再構成可能システムの構成は、デプロイメント時、実行フェーズ間、または実行中に行うことができます。一般的な再構成可能システムでは、ビット ストリームを使用してデプロイメント時にデバイスをプログラムします。細粒度のシステムは、その性質上、アドレス指定およびプログラムする必要がある要素が多いため、粗粒度のアーキテクチャよりも構成に時間がかかります。したがって、粗粒度のアーキテクチャでは、転送および使用される情報が少ないため、潜在的なエネルギー要件が低くなります。直感的には、再構成の速度が遅いほど、再構成に関連するエネルギー コストがより長い期間にわたって償却されるため、消費電力が少なくなります。部分的な再構成の目的は、デバイスの一部を再プログラムしながら、別の部分でアクティブな計算を実行できるようにすることです。部分的な再構成では、再構成可能なビット ストリームが小さくなるため、ビット ストリーム内の冗長な情報を送信するためにエネルギーを無駄にすることがなくなります。ビット ストリームの圧縮は可能ですが、より小さなビット ストリームを使用することで節約されるエネルギーが、データの解凍に必要な計算によって上回られないように、慎重な分析を実行する必要があります。

多くの場合、再構成可能アレイは、ホスト プロセッサに接続された処理アクセラレータとして使用されます。結合レベルによって、再構成可能ロジックを利用する際に発生するデータ転送の種類、レイテンシ、電力、スループット、オーバーヘッドが決まります。最も直感的な設計の一部では、周辺バスを使用して再構成可能アレイにコプロセッサのような配置を提供します。ただし、再構成可能ファブリックがプロセッサに非常に近い実装もあり、プロセッサ レジスタを使用してデータ パスに実装されているものもあります。ホスト プロセッサの役割は、制御機能の実行、ロジックの構成、データのスケジュール設定、外部インターフェイスの提供です。

再構成可能なデバイスの柔軟性は、主にルーティング相互接続によって実現されます。FPGAベンダーの Xilinx および Altera によって普及した相互接続の 1 つのスタイルは、ブロックが垂直および水平ルーティングでアレイ状に配置されるアイランド スタイル レイアウトです。ルーティングが不十分なレイアウトでは、柔軟性とリソース利用率が低下し、パフォーマンスが制限される可能性があります。相互接続が多すぎると、必要以上に多くのトランジスタが必要になるため、シリコン領域が大きくなり、配線が長くなり、消費電力が増加します 。

再構成可能コンピューティングの重要な課題の1つは、設計生産性を高め、基礎となる概念に馴染みのないユーザーにも再構成可能コンピューティングシステムをより簡単に使用できるようにすることです。これを実現する方法の1つは、標準化と抽象化を提供することです。これは通常、オペレーティングシステムによってサポートされ、強制されます。^[28]

オペレーティングシステムの主な役割の一つは、ハードウェアを隠し、代わりにプログラム（とそのプログラマー）に、きれいで、エレガントで、一貫性のある抽象化を提供することです。言い換えれば、オペレーティングシステムの2つの主な役割は、抽象化とリソース管理です。^[28]

抽象化は、複雑で異なる（ハードウェア）タスクを、明確に定義された共通の方法で処理するための強力なメカニズムです。最も基本的な OS 抽象化の 1 つはプロセスです。プロセスとは、基盤となる仮想ハードウェア上で独自に実行されているという認識（OS によって提供される）を持つ実行中のアプリケーションです。これはスレッドの概念によって緩和され、この仮想ハードウェア上で異なるタスクを同時に実行して、タスク レベルの並列処理を活用できます。異なるプロセスとスレッドが作業を調整できるようにするには、OS によって通信および同期の方法が提供される必要があります。^[28]

抽象化に加えて、オペレーティングシステムによってプロセスやスレッドに提供される仮想コンピュータは、利用可能な物理リソース（プロセッサ、メモリ、デバイス）を空間的かつ一時的に共有する必要があるため、基盤となるハードウェアコンポーネントのリソース管理が必要です。^[28]

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• S. Hauck と A. DeHon、「再構成可能コンピューティング: FPGA ベース コンピューティングの理論と実践」、Morgan Kaufmann、2008 年。
• J. Henkel、S. Parameswaran (編集者): 組み込みプロセッサの設計。低消費電力の観点、Springer Verlag、2007 年 3 月
• J. Teich (編集者) 他: 再構成可能なコンピューティング システム。Journal it — Information Technologyの特集号、Oldenbourg Verlag、ミュンヘン。第 49 巻 (2007 年) 第 3 号
• TJ Todman、GA Constantinides、SJE Wilton、O. Mencer、W. Luk、PYK Cheung、「再構成可能コンピューティング: アーキテクチャと設計方法」、IEEE Proceedings: Computer & Digital Techniques、Vol. 152、No. 2、2005 年 3 月、pp. 193–208。
• A. ゾマヤ (編)：自然にヒントを得た革新的なコンピューティングのハンドブック：古典的モデルと新興技術の統合、Springer Verlag、2006 年
• JM Arnold および DA Buell、「Splash 2 での VHDL プログラミング」、Will Moore および Wayne Luk 編著『More FPGAs』、Abingdon EE & CS Books、オックスフォード、イギリス、1994 年、182 ～ 191 ページ。(議事録、フィールド プログラマブル ロジックに関する国際ワークショップ、オックスフォード、1993 年)
• JM Arnold、DA Buell、D. Hoang、DV Pryor、N. Shirazi、MR Thistle、「Splash 2 とそのアプリケーション」、国際コンピュータ設計会議議事録、ケンブリッジ、1993 年、482 ～ 486 ページ。
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• ブラウン大学における再構成可能コンピューティングに関する講義
• 動的部分再構成の概要
• 複雑な再構成可能なシステムを簡単に実装するためのReCoBus-Builderプロジェクト
• DRESD（組み込みシステム設計における動的再構成可能性）研究プロジェクト