5nmプロセス

 7 nm および 5  nmトランジスタのゲート酸化膜層を介した量子トンネル効果は、既存の半導体プロセスでは制御がますます困難になってきた。^{[ 7 ]} 7 nm 未満の単一トランジスタデバイスは、 2000 年代初頭に研究者によって初めて実証された。2002 年に、ブルース・ドリス、オメル・ドクマチ、メイケイ・イェオン、アンダ・モクタを含むIBM の研究チームが、6 ナノメートルのシリコン・オン・インシュレーター(SOI) MOSFET を製造した。^{[ 8 ] [ 9 ]}

2003年、 NECの若林仁氏と山上茂治氏が率いる日本の研究チームが、最初の5nm  MOSFETを製造した。^{[ 10 ] [ 11 ]}

2015年にIMECとCadenceは5nmテストチップを製造した 。製造されたテストチップは完全な機能デバイスではなく、相互接続層のパターニングを評価するためのものであった。^{[ 12 ] [ 13 ]}

2015年、インテルは「5 nm」ノード向けの横方向ナノワイヤ（またはゲートオールアラウンド）FETコンセプトについて説明した 。^{[ 14 ]}

2017年、IBMは、従来のFinFET設計とは異なるゲートオールアラウンド構成（GAAFET）のシリコンナノシートを使用した「5  nm」シリコンチップを開発したと発表した^{[ 15 ]}。使用されたGAAFETトランジスタは、3枚のナノシートが積み重ねられ、全体が同じゲートで覆われている。これは、FinFETが通常、電気的に単一のユニットとして並び、全体が同じゲートで覆われている複数の物理的なフィンを持つのと同様である。IBMのチップは50 mm ^{2で、1 mm 2}あたり6億個のトランジスタがあり、合計300億個のトランジスタ（トランジスタあたり1667 nm ² 、または実際のトランジスタ間隔41 nm）であった^{[ 16 ] [ 17 ] 。}   

2019年4月、サムスン電子は 、2018年第4四半期から顧客に「5 nm」プロセス（5LPE）ツールを提供してきたと発表した。 ^{[ 18 ]} 2019年4月、TSMCは、「5  nm」プロセス（CLN5FF、N5）のリスク生産を開始し、完全なチップ設計仕様が潜在顧客に利用可能になったと発表した。N5プロセスは、N6およびN7++の5層または4層と比較して、最大14層までEUVLを使用できる。 ^{[ 19 ]}予想される 最小28 nmの金属ピッチに対して、SALELEが提案されている最適なパターニング方法である。^{[ 20 ]}

サムスンは「5 nm」プロセスにおいて 、金属層およびビア層における確率的（ランダム）欠陥の発生により、自動チェックおよび修正によるプロセス欠陥軽減を開始した。^{[ 21 ]}

2019年10月、TSMCはApple向けに5nm A14プロセッサの サンプル出荷を開始したと報じられた。^{[ 22 ]} 2020年のIEEE IEDMカンファレンスで、TSMCは5nmプロセスが7nmプロセスよりも1.84倍高密度であると報告した。^{[ 23 ]} 2019年のIEDMで、TSMCは5nmの2つのバージョン、5.5トラックセルを備えたDUVバージョンと、6トラックセルを備えた（公式の）EUVバージョンを明らかにした。^{[ 24 ] [ 25 ]}   

 2019年12月、TSMCは、ダイサイズ17.92  mm ²の「5 nm」テストチップの平均歩留まりが約80%、ウェーハあたりのピーク歩留まりが90%以上であることを発表した。^{[ 26 ]} 2020年半ば、TSMCは、同社の（N5）「5  nm」プロセスが、同社の「7 nm」N7プロセスの1.8倍の密度を実現し 、速度が15%向上、または消費電力が30%低減したと主張した。改良版のサブバージョン（N5PまたはN4）は、N5よりも速度が+5%向上、または消費電力が-10%低下したと主張した。^{[ 27 ]}

2020年10月13日、AppleはA14を使用した新しいiPhone 12シリーズを発表しました。HiSilicon Kirin 9000を使用したHuawei Mate 40シリーズとともに、A14とKirin 9000はTSMCの「5 nm」ノードで商用化された最初のデバイスでした。その後、2020年11月10日、Appleは別の5 nmチップであるApple M1を使用した3つの新しいMacモデルも発表しました。Semianalysisによると、A14プロセッサのトランジスタ密度は1 mm ²あたり1億3400万個のトランジスタです。^{[ 28 ]}  

2021年10月、TSMCは「5nm」プロセスファミリーの新しいメンバーである N4Pを発表しました。N5と比較して、このノードは11%高いパフォーマンス（N4と比較して6%高い）、22%高い電力効率、6%高いトランジスタ密度、そして低いマスク数を実現しました。TSMCは2022年後半までに最初のテープアウトを行う予定でした。^{[ 29 ] [ 30 ]}

2021年12月、TSMCはHPCアプリケーション向けに設計された「5nm」プロセスファミリーの新メンバーである N4Xを発表しました。このプロセスは、最適化されたトランジスタ設計と構造、ターゲット金属層の抵抗と容量の低減、高密度MiMキャパシタを特徴としています。当時、このプロセスは 1.2Vおよび1.2Vを超える供給電圧において、N5と比較して最大15%（またはN4Pと比較して最大4%）高い性能を提供すると TSMCは当時述べていた。N4Xは2023年前半までにリスク生産を開始する予定である。^{[ 31 ] [ 32 ] [ 33 ]}

2022年6月、インテルはIntel 4プロセス（ 2021年に名称変更される前は「7 nm」として知られていた）の詳細を発表しました。同社初のEUV採用プロセス、Intel 7（名称 変更前は「10 nm」ESF（Enhanced Super Fin）として知られていた）と比較してトランジスタ密度が2倍、最も細かい5層の相互接続にコバルト被覆銅を使用、Intel 7と比較して0.65Vで等電力で21.5%高いパフォーマンス、または等周波数で40%低い電力などです。Intel 4で製造されたインテルの最初の製品はMeteor Lakeで、2022年第2四半期に電源投入され、2023年に出荷予定でした。^{[ 34 ]} Intel 4は、コンタクトゲートピッチが50  nm、フィンと最小メタルピッチがともに30  nm、ライブラリ高さが240  nmです。金属-絶縁体-金属の容量は、Intel 7 と比較して約 2 倍の 376 fF/μm² に増加しました。^{[ 35 ]}このプロセスは HPC アプリケーション向けに最適化されており、0.65 V 未満から 1.3 V を超える電圧をサポートしています。WikiChip による Intel 4 のトランジスタ密度の推定値は 123.4 Mtr./mm² で、Intel 7 の 60.5 Mtr./mm² の 2.04 倍です。ただし、高密度 SRAM セルは Intel 7 と比較して 0.77 倍 (0.0312 から 0.024 μm²)、高性能セルは 0.68 倍 (0.0441 から 0.03 μm²) にしかスケーリングされていません。^{[ 36 ]}

2022年9月27日、AMDはTSMC N5プロセスとZen 4マイクロアーキテクチャに基づくRyzen 7000シリーズのCPUを正式に発売した。^{[ 37 ]} Zen 4は、x86ベースのデスクトッププロセッサで5nmプロセスが初めて採用された製品である。2022年12月には、AMDはRDNA 3に基づくRadeon RX 7000シリーズのグラフィックス処理ユニットも発売した。こちらもTSMC N5プロセスを採用している。^{[ 38 ]} 

2024年8月26日、IBMはサムスンの5nmプロセスに基づいたTelum IIプロセッサを発表した 。

2025年12月11日、TechInsightsは、 HuaweiのMate 80 Pro Maxスマートフォンに搭載されているKirin 9030プロセッサを分析した結果、Kirin 9030はSMICのN+3プロセスを使用して製造されており、これはSMICの 7nmクラスのプロセスの「スケール進化」であり、SMICが「EUVリソグラフィなしで真の5nm相当ノード」に近づいていることを示していると発表した 。^{[ 39 ]}