ウェーハスケールの統合

ウェーハスケールインテグレーション( WSI ) は、シリコンウェーハ全体から超大規模集積回路(一般に「チップ」と呼ばれる) ネットワークを構築して、単一の「スーパーチップ」を製造するシステムです。大きなサイズとパッケージの縮小を組み合わせることで、WSI は、特に超並列スーパーコンピュータなどの一部のシステムのコストを大幅に削減すると期待されていましたが、現在はディープラーニングに採用されています。この名前は、WSI が開発されていた当時の最先端技術で あった超大規模インテグレーションという用語に由来しています。

通常の集積回路製造プロセスでは、シリコンの単一の大きな円筒形結晶 (ブール) が製造され、その後、ウェーハと呼ばれるディスクに切断されます。次に、ウェーハは製造プロセスの準備として洗浄および研磨されます。写真プロセスを使用して、ウェーハ上の材料を堆積する場所と堆積しない場所の表面をパターン化します。目的の材料を堆積し、次の層のために写真マスクを除去します。その後、ウェーハはこのように繰り返し処理され、表面に回路が何層にも重ねられます。

これらのパターンの複数のコピーが、ウェーハの表面全体に格子状に堆積されます。すべての可能な場所がパターン化された後、ウェーハの表面は方眼紙のようになり、格子線が個々のチップを区切っています。これらの格子位置はそれぞれ、自動化された装置によって製造上の欠陥がないかテストされます。欠陥が見つかった場所は記録され、ペイントの点が付けられます (このプロセスは「ダイにインクを付ける」と呼ばれ、より現代的なウェーハ製造技術では、欠陥のあるダイを識別するために物理的なマークは不要になりました)。次に、ウェーハを切断して個々のチップを切り出します。これらの欠陥のあるチップは廃棄されるかリサイクルされ、動作しているチップはパッケージに入れられ、パッケージング プロセス中に発生する可能性のある損傷がないか再テストされます。

ウェーハの表面の傷や積層/堆積プロセス中の問題は避けられず、個々のチップの一部に欠陥が生じる原因となります。残った動作チップからの収益は、廃棄された欠陥チップを含むウェーハとその処理の全コストを賄う必要があります。したがって、動作チップの数が多いほど、または歩留まりが高いほど、個々のチップのコストは低くなります。歩留まりを最大化するには、チップをできるだけ小さくして、ウェーハあたりにより多くの動作チップが得られるようにする必要があります。^{[説明が必要]}

製造コストのかなりの部分（通常 30%～50% ^{[引用が必要]）}は、個々のチップのテストとパッケージングに関連しています。さらに、チップを統合システムに接続すると（通常はプリント基板を介して）コストがかかります。ウェーハスケールの統合では、より大きなチップを 1 つのパッケージに組み込むことで、このコストを削減し、パフォーマンスを向上させようとしています。原理的には、チップは完全なウェーハと同じ大きさです。^{[引用が必要]}

もちろん、これは簡単なことではありません。なぜなら、ウェーハに欠陥があると、ウェーハに印刷された単一の大きな設計は、ほとんどの場合機能しないからです。ウェーハから切り出すのではなく、ロジックを通じてウェーハの欠陥領域を処理する方法を開発することが、継続的な目標でした。通常、このアプローチでは、サブ回路のグリッド パターンを使用し、適切なロジックを使用して損傷領域の周囲を「再配線」します。結果として得られるウェーハに十分な数の動作するサブ回路があれば、欠陥があっても使用できます。

チップ製造における歩留まりの低下は、トランジスタ層または高密度の下層金属層の欠陥に起因します。もう 1 つのアプローチであるシリコン相互接続ファブリック (Si-IF) では、ウェハ上にそのどちらも存在しません。Si-IF では、比較的低密度の金属層のみをウェハ上に配置します。これは、システムオン チップの上層とほぼ同じ密度であり、ウェハは密集した小さなベアチップレット間の相互接続にのみ使用されます。^[1] Si-IF ベースのプロセッサ^[2]とネットワーク スイッチ^[3]が研究されています。

1970 年代から 1980 年代にかけて、多くの企業が WSI 生産システムの開発を試みましたが、すべて失敗しました。Texas Instruments 社とITT Corporation 社はどちらも、複雑なパイプライン型 マイクロプロセッサを開発し、劣勢に立たされていた市場に再参入する手段としてこれを捉えましたが、どちらも製品をリリースしませんでした。

ジーン・アムダールもスーパーコンピュータを作る方法としてWSIの開発を試み、1980年にトリロジー・システムズを設立し^{[4] [5] [6] 、}グループ・ブル、スペリー・ランド、デジタル・イクイップメント・コーポレーションから投資を集めた。これらの企業（およびその他）から推定2億3千万ドルの資金提供を受けた。設計では、底面に1200本のピンを備えた2.5インチ四方のチップが必要だった。

この取り組みは、工場建設を遅らせ、クリーンルーム内部を台無しにした洪水など、一連の災害に見舞われた。資本の約 1/3 を費やして何も成果が上がらなかった後、アムダールは最終的に、このアイデアは 99.99% の収率でしか機能しないが、それは 100 年後に実現すると宣言した。彼はトリロジーの残りのシード資金を使って、1985 年にスーパーミニコンピュータのメーカーであるElxsi を買収した。トリロジーの取り組みは最終的に終了し、Elxsi に「なった」。^[7]

1989年にアナマルティックはアイヴァー・キャットの技術をベースにしたウェハースタックメモリを開発したが[ ^8]、十分な量のシリコンウェハーの供給を確保できず、1992年に倒産した。

2019年8月19日、アメリカのコンピュータシステム企業Cerebras Systemsは、ディープラーニングアクセラレーション用WSIの開発進捗状況を発表しました。CerebrasのWafer-Scale Engine（WSE-1）チップは46,225mm ²（215mm×215mm）で、最大のGPUダイの約56倍の大きさです。TSMCが16nmプロセスを使用して製造しています。WSE -1は、1.2兆個のトランジスタ、40万個のAIコア、18GBのオンチップSRAM、100Pbit/sのオンウェーハファブリック帯域幅、1.2Pbit/sのI/Oオフウェーハ帯域幅を備えています。価格とクロックレートは明らかにされていません。^[9] 2020年に、同社の製品であるCS-1が数値流体力学シミュレーションでテストされました。NETLのジュールスーパーコンピュータと比較すると、CS-1は200倍高速でありながら、消費電力ははるかに少ない。^[10]

2021年4月、セレブラスはトランジスタ数が2倍で100%の歩留まりを誇るWSE-2を発表しました。^[11]これは、製造上の欠陥を回避できるシステムを設計することで実現されています。^[11] WSE-2を組み込んだセレブラスCS-2システムは現在量産中です。

2024年3月、セレブラスは、以前の記録保持者であるセレブラスWSE-2の2倍の性能を、同じ消費電力と同じ価格で実現したWSE-3を発表しました。これはAIトレーニングを目的としており、TSMCの5nmプロセスで構築されています。^[12]

• ウェーハレベルパッケージング

• 「超高速コンピュータのための巨大マイクロ回路」、ジム・シェフター、ポピュラーサイエンス、1984年1月、pp 66-67、155