ヴィヴァド

Vivado Design Suiteは、ハードウェア記述言語(HDL) 設計の合成と解析を行うためのソフトウェア スイートであり、システム オン チップ開発と高レベル合成(HLS)の追加機能によりXilinx ISE の後継となります。 ^{[ 1 ] [ 5 ] [ 6 ] [ 7 ]} Vivado は (ISE と比較して) 設計フロー全体を根本から書き直し、再考したものです。^{[ 8 ] [ 9 ] [ 10 ]}

ISEの後のバージョンと同様に、Vivado には組み込みのロジック シミュレータが含まれています。^{[ 11 ]}また、Vivado は C コードをプログラマブル ロジックに変換するツール チェーンを備えた高レベル合成も導入しています。^{[ 6 ]}

15年前のISEをVivado Design Suiteに置き換えるには、1,000人年と2億ドルの費用がかかった。^{[ 12 ]}

Vivadoは2012年4月に発表され^{[ 1 ]}、共有スケーラブルなデータモデルと共通のデバッグ環境に基づいて構築されたシステムからICレベルまでのツールを備えた統合設計環境（IDE）です。Vivadoには、CベースのアルゴリズムIPを合成および検証するための電子システムレベル（ESL）設計ツール、再利用のためのアルゴリズムIPとRTL IPの両方の標準ベースのパッケージング、すべてのタイプのシステムビルディングブロックの標準ベースのIPステッチングとシステム統合、およびブロックとシステムの検証が含まれています^{[ 13 ]}。Vivadoの無料版であるWebPACK Editionは、設計者に設計環境の限定版を提供します^{[ 14 ] 。}

Vivado High-Level Synthesisコンパイラを使用すると、 C、C++、SystemCプログラムを RTL を手動で作成する必要なく Xilinx デバイスに直接ターゲットできます。^{[ 15 ] [ 16 ] [ 17 ]} Vivado HLS は開発者の生産性を向上させるために広くレビューされており、C++ クラス、テンプレート、関数、および演算子オーバーロードをサポートすることが確認されています。^{[ 18 ] [ 16 ]} Vivado 2014.1 では、 OpenCLカーネルを Xilinx デバイス用の IP に自動的に変換するサポートが導入されました。 ^{[ 19 ] [ 16 ]} OpenCL カーネルは、さまざまな CPU、GPU、FPGA プラットフォームで実行されるプログラムです。^{[ 16 ] [ 19 ]}

Vivado Simulatorは、Vivado Design Suiteの構成要素です。これはコンパイル言語シミュレータであり、混合言語、Tclスクリプト、暗号化されたIP、および拡張検証をサポートしています。

Vivado IP Integrator を使用すると、エンジニアは大規模な Xilinx IP ライブラリから IP を迅速に統合および構成できます。この Integrator は、 Xilinx の System Generator と Vivado High-Level Synthesis を使用して構築されたMathWorks Simulinkデザインにも最適化されています。^{[ 20 ]}

Vivado Tcl Store はVivado のアドオンを開発するためのスクリプト システムであり、Vivado の機能を追加および変更するために使用できます。^{[ 19 ]} Tcl は Vivado 自体のベースとなっているスクリプト 言語です。^{[ 19 ]} Vivado のすべての基盤となる関数は、Tcl スクリプトを介して呼び出し、制御できます。^{[ 19 ]}

Vivadoは、Xilinxの7シリーズとすべての新しいデバイス（UltraScaleおよびUltraScale+シリーズ）をサポートしています。^{[ 3 ]}古いXilinxデバイスおよびCPLDを対象とした開発には、すでに販売終了となっているXilinx ISEを使用する必要があります。

2019年にVersalシステムがリリースされて以来、VivadoはAIエンジンコンポーネントの統合もサポートしています。^{[ 21 ]}

• ザイリンクス ISE
• クォータス・プライム
• モデルシム