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縮退故障は、故障シミュレータや自動テストパターン生成(ATPG) ツールが集積回路内の製造欠陥を模倣するために使用する特定の故障モデルです。個々の信号とピンは、論理「1」、「0」、「X」で縮退していると想定されます。たとえば、テスト生成中に入力を論理 1 状態に結び付けることで、特定のテスト パターンでそのタイプの動作を伴う製造欠陥を確実に検出できます。同様に、入力を論理 0 に結び付けて、出力ピンを切り替えることができない欠陥のある回路の動作をモデル化することもできます。縮退故障モデルを使用して、すべての故障を分析できるわけではありません。静的ハザード、つまり分岐信号の補正により、このモデルを使用して回路をテストできなくなる場合があります。また、設計上、単一の故障の結果として出力に変化がないため、冗長回路をこのモデルを使用してテストすることはできません。
シングルがラインに引っかかる
シングル スタック ラインは、デジタル回路で使用される障害モデルです。これは、設計テストではなく、製造後のテストに使用されます。このモデルでは、デジタル回路内の 1 つのラインまたはノードがロジック ハイまたはロジック ローでスタックしていると想定されます。ラインがスタックすると、障害と呼ばれます。
デジタル回路は次のように分類できます。
この故障モデルは、ゲート レベル回路、またはストレージ要素から分離できる順序回路のブロックに適用されます。理想的には、ゲート レベル回路は、すべての可能な入力を適用し、正しい出力が返されることを確認することで完全にテストされますが、これはまったく非現実的です。2 つの 32 ビット数を加算する加算器では、2 64 = 1.8*10 19 回のテストが必要になり、0.1 ns/テストで 58 年かかります。スタックアット フォールト モデルでは、一度に 1 つのゲートの 1 つの入力のみが故障すると想定しています。複数の入力が故障している場合は、1 つの故障を検出できるテストで複数の故障を簡単に検出できるはずです。
この故障モデルを使用するには、各ゲートの各入力ピンが順に接地されていると想定し、回路に故障があることを示すテスト ベクトルを作成します。テスト ベクトルは、回路の入力に適用するビットの集合であり、回路の出力で予想されるビットの集合です。検討中のゲート ピンが接地されており、このテスト ベクトルが回路に適用された場合、出力ビットの少なくとも 1 つは、テスト ベクトルの対応する出力ビットと一致しません。接地ピンのテスト ベクトルを取得した後、各ピンを順に論理 1 に接続し、別のテスト ベクトル セットを使用して、これらの条件下で発生する故障を検出します。これらの故障はそれぞれ、単一の0 スタック(sa-0) 故障または単一の1 スタック(sa-1) 故障と呼ばれます。
このモデルは、1970 年代から 1980 年代にかけて好んで使われたトランジスタ トランジスタ ロジック ( TTL )で非常にうまく機能したため、メーカーは回路のテスト結果を「スタックアット故障カバレッジ」という数値で宣伝していました。これは、テスト プロセスで検出できる可能性のあるすべてのスタックアット故障の割合を表しています。同じテスト モデルはCMOSでもそこそこうまく機能しますが、考えられるすべての CMOS 故障を検出できるわけではありません。これは、CMOS でスタック オープン故障と呼ばれる故障モードが発生する可能性があるためです。この故障モードは1 つのテスト ベクトルでは確実に検出できず、2 つのベクトルを順番に適用する必要があります。また、このモデルでは、バス接続やアレイ構造を駆動するピンで発生する、隣接する信号線間のブリッジ故障も検出できません。それでも、単一のスタックアット故障という概念は広く使用されており、いくつかの追加テストを行うことで、業界では許容できる少数の不良回路を出荷できるようになりました。
このモデルに基づくテストは、いくつかの要素によってサポートされます。
- 単一のスタックト故障用に開発されたテストでは、他の多数のスタックト故障が見つかることがよくあります。
- スタックアット故障の一連のテストでは、偶然にも、スタックオープン故障などの他の故障が多数見つかることがよくあります。これは、「偶然の」故障カバレッジと呼ばれることもあります。
- IDDQ テストと呼ばれる別の種類のテストでは、ゆっくりと変化する少数のテスト ベクトルを適用したときに CMOS 集積回路の電源電流がどのように変化するかを測定します。CMOS は入力が静的なときに非常に低い電流を消費するため、その電流が増加すると潜在的な問題があることを示します。