回路の未使用

回路の未利用率、チップの未利用率、プログラマブル回路の未利用率、ゲートの未利用率、ロジックブロックの未利用率とも呼ばれる回路の未利用率は、ゲートアレイ型ASIC、FPGA、 CPLD などの標準化された大量生産の回路プログラマブルチップ上の半導体グレードのシリコンの物理的な不完全な利用率を指します。

ゲートアレイの例では、ゲート数が5,000または10,000の場合があり、5,001ゲートを使用する設計でも10,000ゲートのチップが必要になります。この非効率性により、シリコンが十分に活用されません。^[1]

フィールドプログラマブルゲートアレイの設計コンポーネントがロジックブロックに組み込まれているため、単一のブロックを十分に活用しない単純な設計では、ゲートを十分に活用できないという問題が生じます。また、幅の広いゲートを使用する設計など、複数のブロックにまたがる設計でも同様です。^[2] さらに、FPGAの非常に汎用的なアーキテクチャは、非常に非効率です。マルチプレクサは、プログラム可能な選択のためにシリコン領域を占有し、セットアップ時間とホールド時間を短縮するために、設計で必要がない場合でもフリップフロップを大量に使用します。 ^{[1]その結果、}標準セルASICに比べて密度が40倍も低くなります。

• 回路の最小化
• 気にしない条件