ARM Cortex-A72

ARM Cortex-A72は、 ARM HoldingsのAustinデザイン センターが設計したARMv8-A 64 ビット命令セットを実装した中央処理装置です。Cortex-A72 は、3 ウェイ デコードアウトオブオーダースーパースカラパイプラインです。^{[ 1 ]} これはSIP コアとしてライセンシーに提供されており、その設計により、システム オン チップ (SoC)を構成する1 つのダイに他の SIP コア ( GPU、ディスプレイ コントローラ、DSP、イメージ プロセッサなど)と統合するのに適しています。Cortex-A72 は、 Cortex-A57の後継として 2015 年に発表され、消費電力を 20% 削減するか、パフォーマンスを 90% 向上させるように設計されました。^{[ 2 ] [ 3 ]}

• ディープアウトオブオーダー、投機的発行、 3ウェイスーパースカラ実行パイプラインを備えたパイプラインプロセッサ
• DSPおよびNEON SIMD拡張機能はコアごとに必須です
• VFPv4浮動小数点演算ユニット搭載（コアあたり）
• ハードウェア仮想化のサポート
• Thumb-2命令セットエンコーディングは、パフォーマンスへの影響をほとんど与えずに32ビットプログラムのサイズを削減します。
• TrustZoneセキュリティ拡張機能
• 命令実行の非侵襲的トレースのためのプログラムトレースマクロセルとCoreSightデザインキット
• コアごとに32  KiBのデータ（2ウェイセットアソシアティブ）+ 48  KiBの命令（3ウェイセットアソシアティブ）L1キャッシュ
• 統合型低遅延レベル2（16ウェイセットアソシアティブ）キャッシュコントローラ、クラスタごとに 512KB～4MBまで設定可能なサイズ 
• 48エントリの完全連想型L1命令変換ルックアサイドバッファ（TLB）で、4  KiB、64  KiB、1  MBのページサイズをネイティブにサポート。
•  4 KiB、64  KiB、および1  MBのページサイズ をネイティブサポートする、32エントリの完全連想型L1データTLB
  • コアごとに1024エントリの統合L2 TLBの4ウェイセットアソシアティブ、ヒットアンダーミスをサポート
• 高度な分岐予測アルゴリズムにより、パフォーマンスが大幅に向上し、予測ミスや投機によるエネルギー消費が削減されます。
• 初期ICタグ – ダイレクトマップ電力での3ウェイL1キャッシュ*
• 地域別TLBおよびμBTBタグ付け
• 小オフセット分岐ターゲット最適化
• 余分な分岐予測器アクセスの抑制

• Broadcom BCM2711は、4つのA72コアを搭載したシステムオンチップです。Raspberry Pi 4で使用されています。^{[ 4 ]}
• Qualcomm Snapdragon 650、652、および653
• NXP i.MX8、Layerscape LS1026A/LS1046A、LS2044A/LS2084A、LS2048A/LS2088A、LX2160A/LX2120A/LX2080A、LS1028A
• テキサス・インスツルメンツのJacinto 7ファミリーは、車載および産業用SoCプロセッサです。
• Rockchip RK3399、RK3576
• AWSグラビトン

• ARM Cortex-A57、前身
• ARM Cortex-A73の後継
• ARMv8-AコアとARMv8ファミリーの比較

• 公式サイト
• ARM Cortex-A72 テクニカルリファレンスマニュアル