電力遅延積

デジタルエレクトロニクス では、電力遅延積（PDP ）は、論理ゲートまたは論理ファミリのエネルギー効率と相関する性能指標です。^{[ 1 ]}スイッチングエネルギーとも呼ばれ、消費電力P（スイッチングイベント全体で平均化）と入出力遅延またはスイッチングイベントの継続時間Dの積です。^{[ 1 ]}エネルギーの次元を持ち、スイッチングイベントごとに消費されるエネルギーを測定します。

CMOS回路では、0から1から0への演算サイクルにおけるスイッチングエネルギー、すなわちPDPはC _L ·V _DD ²である。したがって、電源電圧V _DDを下げるとPDPが低下する。^{[ 1 ]}

PDPが低いエネルギー効率の良い回路は動作が非常に遅い場合もあるため、エネルギー遅延積（EDP ）、つまりEとD（またはPとD ² ）の積が好ましい指標となる場合がある。^{[ 1 ]}

CMOS回路では、遅延は電源電圧V _{DDに反比例するため、EDPはV DD}に比例します。したがって、V _DDを下げるとEDPも改善されます。^{[ 1 ]}

• 電圧スケーリング
• スイッチング電源

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