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スタブ直列終端ロジック（SSTL ）は、 DRAMベースのDDRメモリICやメモリモジュールで一般的に使用される伝送線路を駆動するための電気規格のグループです。SSTLは主にコンピュータメモリで使用されるDDR（ダブルデータレート）SDRAMモジュールを駆動するために設計されていますが、他のアプリケーション、特に一部のPCI Express PHYやその他の高速デバイスでも使用されています。 [1]
SSTL には 4 つの電圧レベルが定義されています。
- SSTL_3、3.3 V、EIA/JESD8-8 1996 で定義
- SSTL_2、2.5 V、EIA/JESD8-9B 2002 で定義され、DDRなどで使用されます。
- SSTL_18、1.8 V、EIA/JESD8-15A で定義され、DDR2などで使用されます。
- SSTL_15、1.5 V、DDR3などで使用されます。
SSTL_3は0.45 * VDDQ（1.5V）の基準を使用します。SSTL_2とSSTL_18は正確にVDDQ / 2（それぞれ1.25Vと0.9V）の電圧を参照します。[2]
SSTL_3 と SSTL_2 は、2 つの終端クラス (50 オームまたは 25 オームの負荷) をサポートします。SSTL_18 は 1 つ (25 オームの負荷) のみをサポートします。
参照
- 高速トランシーバーロジック- HSTL
参考文献
- ^ Jaci Chang 「DDR3 メモリ サブシステムの設計上の考慮事項」 Jedex、2004 年、p. 4。http://www.jedex.org/images/pdf/samsung%20-%20jaci_chang.pdf
- ^ Tom Granberg『高速デジタル設計のためのデジタル技術ハンドブック』Pearson Education、2004年、160-161ページ。
外部リンク
JEDEC ホームページ リンク (無料) ログインが必要です:
- JEDEC SSTL_2 規格 (JESD8-9B)
- JEDEC SSTL_18 規格 (JESD8-15A)