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中央処理装置（CPU）設計の分野において、ハザードとはCPUマイクロアーキテクチャの命令パイプラインの問題であり、次の命令が次のクロックサイクルで実行できない場合に発生し、[1]誤った計算結果につながる可能性があります。一般的なハザードの3つのタイプは、データハザード、構造ハザード、制御ハザード（分岐ハザード）です。[2]
ハザードに対処するために使用される方法はいくつかあり、パイプライン ストール/パイプライン バブリング、オペランド転送、アウトオブオーダー実行の場合はスコアボード方式とTomasulo アルゴリズムなどがあります。
背景
パイプライン プロセッサの命令は複数のステージで実行されるため、フェッチや実行など、パイプラインのさまざまなステージで常に複数の命令が処理されています。 命令パイプラインのマイクロアーキテクチャにはさまざまな種類があり、命令は順序どおりに実行されない場合があります。 2 つ以上の同時命令 (順序どおりに実行されない可能性もある) が競合すると、ハザードが発生します。
種類
データの危険性
データ ハザードは、データ依存性を示す命令がパイプラインの異なるステージでデータを変更するときに発生します。潜在的なデータ ハザードを無視すると、競合状態(競合ハザードとも呼ばれます) が発生する可能性があります。データ ハザードが発生する可能性がある状況は 3 つあります。
- 書き込み後の読み取り（RAW）、真の依存関係
- 読み取り後の書き込み（WAR）、反依存性
- 書き込み後書き込み（WAW）、出力依存性
- 読み取り後読み取り（RAR）、誤った依存関係
リードアフターリード（RAR）は危険なケースではありません。
2 つの命令i1とi2 を考えます。プログラム順序では、 i1がi2 の前に発生します。
書き込み後の読み取り (RAW)
( i2 はi1 が書き込む前にソースを読み取ろうとします) 書き込み後読み取り (RAW) データ ハザードとは、命令がまだ計算または取得されていない結果を参照する状況を指します。これは、命令が前の命令の後に実行されたとしても、前の命令がパイプラインを通じて部分的にしか処理されていないために発生する可能性があります。
例
例えば：
i1. R2 <- R5 + R8 i2. R4 <- R2 + R8
最初の命令はレジスタR2に保存される値を計算し、2 番目の命令はこの値を使用してレジスタR4の結果を計算します。ただし、パイプラインでは、2 番目の操作のためにオペランドがフェッチされるときに、最初の操作の結果はまだ保存されていないため、データ依存関係が発生します。
命令i2は命令i1の完了に依存するため、データ依存関係が発生します。
読み取り後の書き込み (WAR)
( i2 は、 i1によって読み取られる前に宛先に書き込もうとします) 読み取り後の書き込み (WAR) データ ハザードは、同時実行の問題を表します。
例
例えば：
i1. R4 ← R1 + R5 i2。R5 ← R1 + R2
i2 がi1より先に終了する可能性がある状況 (つまり、同時実行) では、 i1がオペランドをフェッチする 前にレジスタR5の結果が格納されないようにする必要があります。
書き続ける (WAW)
( i2 はi1によって書き込まれる前にオペランドを書き込もうとします)同時実行環境では、書き込み後書き込み (WAW) データ ハザードが発生する可能性があります。
例
例えば：
i1. R5 <- R4 + R7 i2. R5 <- R1 + R3
i2の書き戻し (WB) は、i1 の実行が完了するまで遅延する必要があります。
構造上の危険
構造的ハザードは、パイプラインにすでに存在する 2 つ (またはそれ以上) の命令が同じリソースを必要とする場合に発生します。その結果、パイプラインの一部では命令を並列ではなく直列に実行する必要があります。構造的ハザードはリソース ハザードと呼ばれることもあります。
例: 複数の命令が実行命令フェーズに入る準備ができており、ALU (算術論理ユニット) が 1 つしかない状況。このようなリソース ハザードの解決策の 1 つは、メイン メモリへの複数のポートと複数の ALU (算術論理ユニット) ユニットを用意するなど、使用可能なリソースを増やすことです。
制御ハザード（分岐ハザードまたは指示ハザード）
制御ハザードは、パイプラインが分岐予測に関して誤った決定を下し、その結果、後で破棄しなければならない命令をパイプラインに持ち込む場合に発生します。分岐ハザードという用語は、制御ハザードを指すこともあります。
危険の排除
ジェネリック
パイプラインの泡立ち
パイプラインのバブリングは、パイプライン ブレークまたはパイプライン ストールとも呼ばれ、データ、構造、および分岐のハザードを防ぐ方法です。命令がフェッチされると、制御ロジックはハザードが発生する可能性があるかどうかを判断します。これが当てはまる場合、制御ロジックはパイプラインに操作なし( NOP ) を挿入します。したがって、次の命令 (ハザードの原因となる) が実行される前に、前の命令が完了するのに十分な時間があり、ハザードを防止できます。NOP の数がパイプラインのステージ数に等しい場合、プロセッサはすべての命令をクリアし、ハザードなしで続行できます。すべての形式のストールは、プロセッサが実行を再開するまでに遅延を引き起こします。
パイプラインのフラッシュは、分岐命令が新しいメモリ位置にジャンプするときに発生し、パイプラインの以前のステージをすべて無効にします。これらの以前のステージはクリアされ、パイプラインは分岐によって示された新しい命令で続行できるようになります。[3] [4]
データの危険性
データハザードを解決するために使用される主なソリューションとアルゴリズムはいくつかあります。
- 書き込み後の読み取り（RAW）依存関係が発生するたびにパイプラインバブルを挿入し、レイテンシの増加が保証される、または
- パイプラインバブルの必要性を回避するために、アウトオブオーダー実行を使用する
- オペランド転送を使用して、パイプラインの後の段階からのデータを使用する
アウトオブオーダー実行の場合、使用されるアルゴリズムは次のようになります。
データ依存関係を削除するタスクはコンパイラに委任することができ、コンパイラは依存する命令の間に適切な数のNOP命令を挿入して正しい操作を保証したり、可能な場合は命令の順序を変更したりできます。
オペランド転送
例
- 次の例では、計算された値は太字で表示されていますが、レジスタ番号は太字で表示されていません。
たとえば、レジスタ 1 に値 3 (すでに 6 が含まれています) を書き込み、次にレジスタ 1 に 7 を加算して、結果をレジスタ 2 に格納するには、次のようにします。
i0: R1 = 6 i1: R1 = 3 i2: R2 = R1 + 7 = 10
実行後、レジスタ 2 には値10が格納されます。ただし、 i2 の実行開始前に i1 (レジスタ 1 に3 を書き込む) がパイプラインから完全に終了しない場合は、 i2 が加算を実行したときに R1 に値3 が格納されていないことを意味します。このような場合、 i2 はレジスタ 1 の古い値 ( 6 ) に7 を加算し、レジスタ 2 には代わりに13 が格納されます。
i0: R1 = 6 i2: R2 = R1 + 7 = 13 i1: R1 = 3
このエラーは、i1 がレジスタ 1 への書き込み操作の結果をコミット/保存する前に、i2 がレジスタ 1 を読み取るために発生します。そのため、i2 がレジスタ 1 の内容を読み取っているとき、レジスタ 1 には3ではなく6 がまだ含まれています。
転送（後述）は、値3 がレジスタ 1 にコミット/格納される前に、 i1 の出力（ 3）が後続の命令で使用できるという事実に依存することで、このようなエラーを修正するのに役立ちます。
この例に転送を適用すると、レジスタ 1 の i1 の出力 (この例では出力は3 ) をコミット/保存する待機がなくなり、その出力が後続の命令 (この場合は i2) で使用できるようになります。その結果、i2 はレジスタ 1 の正しい (より新しい) 値を使用します。コミット/保存はパイプライン化されず、すぐに実行されます。
転送を有効にすると、パイプラインの命令デコード/実行(ID/EX) ステージには、指定されたレジスタから読み取られた値 (この例では、レジスタ 1 からの値6 ) と、次のステージの命令実行/メモリ アクセス(EX/MEM) から送信されるレジスタ 1 の新しい値 (この例では、この値は3 ) の 2 つの入力があります。追加された制御ロジックは、使用する入力を決定するために使用されます。
制御ハザード（分岐ハザード）
制御上の危険を回避するために、マイクロアーキテクチャは次のことを行うことができます。
- パイプラインバブルを挿入する（上記で説明）と、レイテンシが確実に増加する。
- 分岐予測を使用し、基本的にどの命令を挿入するかについて知識に基づいた推測を行います。この場合、パイプラインバブルは誤った予測の場合にのみ必要になります。
誤った命令がパイプラインに入った後に分岐によってパイプライン バブルが発生した場合、誤ってロードされた命令がプロセッサの状態に影響を与えないように注意する必要があります (誤ってロードされたことが判明する前にそれらの命令を処理するために浪費されたエネルギーは除きます)。
その他のテクニック
メモリレイテンシは、遅延によってパフォーマンスが低下する可能性があるため、設計者が注意しなければならないもう1つの要素です。メモリの種類によって、メモリへのアクセス時間は異なります。したがって、適切な種類のメモリを選択することで、設計者はパイプライン化されたデータパスのパフォーマンスを向上させることができます。[5]
参照
参考文献
- ^ パターソン＆ヘネシー 2009、335ページ。
- ^ パターソン＆ヘネシー 2009年、335-343頁。
- ^ 「分岐予測スキーム」cs.iastate.edu 2001-04-06 2014-07-19閲覧。
- ^ 「データと制御のハザード」。classes.soe.ucsc.edu 2004-02-23 。2014-07-19閲覧。
- ^ Cheng, Ching-Hwa (2012-12-27). 「危険防止パイプライン高性能組み込みマイクロプロセッサの開発に役立つメモリレイテンシの設計例」VLSI Design . 2013 : 1–10. doi : 10.1155/2013/425105 .
一般的な
- パターソン、デイビッド、ヘネシー、ジョン(2009)。コンピュータの構成と設計(第 4 版)。モーガン カウフマン。ISBN 978-0-12-374493-7。
- パターソン、デイビッド、ヘネシー、ジョン (2011)。『コンピュータアーキテクチャ：定量的アプローチ』（第 5 版）。モーガンカウフマン。ISBN 978-0-12-383872-8。
- Shen, John P.; Lipasti, Mikko H. (2013) [2004]. 「2.2.3.2 パイプラインハザードの識別」.モダンプロセッサ設計: スーパースカラープロセッサの基礎. Waveland Press. pp. 73–78. ISBN 9781478610762。
外部リンク
- 「トランザクション データパス仕様からの自動パイプライン化」(PDF) 。2014年7 月 23 日閲覧。
- タルセン、ディーン (2005 年 1 月 18 日)。「パイプラインの危険性」(PDF)。