フロアプラン（マイクロエレクトロニクス）

電子設計自動化において、集積回路のフロアプランは、チップ領域上の主要な機能ブロックの概略配置と、アスペクト比やコア利用率などの高レベルパラメータの仕様から構成される。^{[ 1 ]}

フロアプランを作成する設計ステップはフロアプランニングと呼ばれ、集積回路設計の設計フローの初期段階である。^{[ 1 ]}

この問題の様々な数学的抽象化が研究されてきた。^{[ 2 ]}

フロアプランニング設計段階は、タイミング的にクリーンな配線が可能で、消費電力をチップ全体に分散できるフロアプランを見つけることを目的とした、さまざまなステップで構成されています。

• チップ面積の見積もり：チップ面積の寸法とアスペクト比が決定されます。この見積もりでは、マクロ、標準セル、I/Oポートを配置するために必要なスペースを考慮しつつ、配置配線設計フローを円滑に進めるために配線リソースに十分なスペースを確保します。通常、コアの使用率は${\displaystyle U={\frac {A_{macros}+A_{std\_cells}}{A_{core}}}}$60%～70%が目標とされている。^{[ 3 ]}

• I/Oパッドの配置：入出力パッドは通常、チップの外周に沿って配置する必要があります。遅延と信号劣化を最小限に抑えるため、I/Oパッドの近くにはラインドライバ用のスペースを確保する必要があります。^{[ 4 ]}
• マクロ配置：マクロ配置では、メモリ配列、クロックジェネレータ、カスタムコンポーネントなど、サイズとピン数が固定された大きな機能ブロックをフロアプランのアウトライン内に配置する必要があります。効果的なマクロ配置により、タイミングクリティカルパスの長さが最小限に抑えられ、ルーティングの混雑が回避され、熱バランスが確保されます。^{[ 4 ]}
• 標準セル行の作成：標準セルを配置する領域が決定され、標準セル行に分割されます。配置段階では、標準セルは複数行の高さであっても、標準セル行に揃えるように強制されます^{[ 5 ]}。標準セル行の高さは、行ごとに利用可能なルーティングリソースを決定すると同時に、電力にも影響を与えます^{[ 6 ] 。}

• 電源/接地構造：電源/接地ネットワークの取得は、必ずしもフロアプランニング段階に含まれるとは限りません。しかし、マクロとI/Oパッドが固定されていれば、電力グリッド解析が可能になるという考えに基づいて、フロアプランとP/Gネットワ​​ークを共同合成するアプローチがあります。 ^{[ 7 ]}

数学におけるフロアプランニングとは、固定または非固定の向きを持つ小さな長方形を、より大きな長方形の中に詰め込む問題を指します。大小の長方形の寸法は固定されている場合（ハード制約）もあれば、最適化する必要がある場合（ソフト制約）もあります。さらに、フロアプランによって可能となるルーティングの品質をモデル化した指標も最適化されることがあります。

長方形パッキングのさまざまなバリエーションはNP困難である。^{[ 8 ]}

スライス可能なフロアプランとは、以下に説明するように再帰的に定義できるフロアプランのことである。^{[ 9 ]}

• 単一の長方形ブロックで構成される間取り図は、分割可能である。
• 分割可能な平面図のブロックを垂直線または水平線で2つに切断（「スライス」）すると、結果として得られる平面図も分割可能になります。

このプロセスはギロチン切断として知られています。スライス可能なフロアプランは、いくつかの理由から、初期の電子設計自動化ツールで数多く使用されてきました^{[ 9 ]} 。スライス可能なフロアプランは、スライスの順序に対応する二分木（より具体的にはk -d木）で簡単に表現できます。さらに重要なことに、スライス可能なフロアプランに限定すると、フロアプランに関する多くのNP困難問題には多項式時間アルゴリズムが存在します^{[ 10 ] 。}

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  分割可能な間取り図
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  分割不可能な間取り図

• 再生システムのチッププランナー
• VLSI物理設計：グラフ分割からタイミングクロージャまで、Kahng、Lienig、Markov、Hu著、 doi ：10.1007/978-3-030-96415-3 ISBN 978-3-030-96414-62022年
• 電子回路レイアウト設計の基礎、Lienig、Scheible著、Springer、 doi : 10.1007/978-3-030-39284-0 ISBN 978-3-030-39284-02020年